ส่งข้อความ

503 Service Temporarily Unavailable 503 Service Temporarily Unavailable nginx

March 29, 2021

เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง

เทคโนโลยีสามารถเป็นที่รู้จักได้จากสาขาวิชาชีพที่ค่อนข้างแคบมีเหตุผลทางประวัติศาสตร์และยังแยกไม่ออกจากการส่งเสริมการขายของ บริษัท ที่มีชื่อเสียงApple เป็นผู้ที่นำ SiP สู่สาธารณะและบรรจุภัณฑ์ขั้นสูงสามารถดึงดูดความสนใจจากสาธารณชนได้อย่างกว้างขวางเพราะ TSMC (TSMC).
Apple กล่าวว่า i Watch ของฉันใช้เทคโนโลยี SiP และ SiP ก็เป็นที่รู้จักอย่างกว้างขวางตั้งแต่นั้นมาTSMC กล่าวว่านอกเหนือจากเทคโนโลยีขั้นสูงแล้วฉันยังต้องการมีส่วนร่วมในบรรจุภัณฑ์ขั้นสูงและบรรจุภัณฑ์ขั้นสูงได้รับการกล่าวถึงในอุตสาหกรรมว่ามีสถานะที่สำคัญเช่นเดียวกับเทคโนโลยีขั้นสูง
ภาพ
ในช่วงไม่กี่ปีที่ผ่านมาเทคโนโลยีการบรรจุภัณฑ์ขั้นสูงได้เกิดขึ้นอย่างต่อเนื่องและคำศัพท์ใหม่ ๆ ก็เกิดขึ้นทีละคำซึ่งทำให้ผู้คนตื่นตาไม่น้อยในปัจจุบันมีชื่อที่เกี่ยวข้องกับบรรจุภัณฑ์ขั้นสูงอย่างน้อยหลายสิบชื่อที่สามารถระบุไว้ได้
ตัวอย่างเช่น WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (Embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip) Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate) , HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC , SoIC, X-Cube ... ฯลฯ ... สิ่งเหล่านี้ล้วนเป็นเทคโนโลยีบรรจุภัณฑ์ขั้นสูง
จะแยกแยะและเข้าใจเทคโนโลยีบรรจุภัณฑ์ขั้นสูงที่น่าตื่นตาเหล่านี้ได้อย่างไร?นี่คือสิ่งที่บทความนี้จะบอกผู้อ่าน
ประการแรกเพื่ออำนวยความสะดวกในการสร้างความแตกต่างเราแบ่งบรรจุภัณฑ์ขั้นสูงออกเป็นสองประเภท: ①เทคโนโลยีบรรจุภัณฑ์ขั้นสูงที่ใช้การขยายระนาบ XY โดยส่วนใหญ่ผ่าน RDL สำหรับการขยายสัญญาณและการเชื่อมต่อระหว่างกัน②เทคโนโลยีการบรรจุขั้นสูงขึ้นอยู่กับส่วนขยายของแกน Z โดยส่วนใหญ่ผ่าน TSV จะทำการขยายสัญญาณและเชื่อมต่อโครงข่าย

เทคโนโลยีการบรรจุขั้นสูงขึ้นอยู่กับการต่อเครื่องบิน XY
เครื่องบิน XY ในที่นี้หมายถึงระนาบ XY ของเวเฟอร์หรือชิปคุณสมบัติที่โดดเด่นของแพคเกจประเภทนี้คือไม่มี TSV ผ่านซิลิกอนวิธีการขยายสัญญาณหรือเทคโนโลยีส่วนใหญ่รับรู้โดยเลเยอร์ RDLโดยปกติจะไม่มีวัสดุพิมพ์และสายไฟ RDL ติดอยู่กับตัวซิลิกอนของชิปหรือติดกับ Moldingเนื่องจากผลิตภัณฑ์บรรจุภัณฑ์ขั้นสุดท้ายไม่มีวัสดุพิมพ์หีบห่อประเภทนี้จึงค่อนข้างบางและปัจจุบันนิยมใช้กันอย่างแพร่หลายในโทรศัพท์สมาร์ทโฟน

1. FOWLP

FOWLP (Fan-out Wafer Level Package) เป็น WLP (Wafer Level Package) ชนิดหนึ่งดังนั้นเราต้องทำความเข้าใจแพ็คเกจระดับเวเฟอร์ WLP ก่อน
ก่อนการถือกำเนิดของเทคโนโลยี WLP ขั้นตอนกระบวนการบรรจุภัณฑ์แบบดั้งเดิมส่วนใหญ่ดำเนินการหลังจากการหั่นและหั่นชิ้นส่วนแม่พิมพ์เวเฟอร์ถูกหั่นสี่เหลี่ยมลูกเต๋าก่อนแล้วจึงบรรจุในรูปแบบต่างๆ

WLP ออกมาประมาณปี 2000 มีสองประเภท: Fan-in (พัดลมใน) และ Fan-Out (พัดลมออก)บรรจุภัณฑ์ระดับเวเฟอร์ WLP แตกต่างจากบรรจุภัณฑ์แบบดั้งเดิมในกระบวนการบรรจุภัณฑ์ส่วนใหญ่ถูกต้องตามกระบวนการเวเฟอร์จะดำเนินการนั่นคือบรรจุภัณฑ์โดยรวม (Packaging) จะดำเนินการบนเวเฟอร์และทำการหั่นหลังจากบรรจุภัณฑ์เสร็จสมบูรณ์
เนื่องจากการหั่นจะดำเนินการหลังจากการบรรจุเสร็จสิ้นขนาดชิปที่บรรจุแล้วจะใกล้เคียงกับชิปเปล่าดังนั้นจึงเรียกอีกอย่างว่า CSP (Chip Scale Package) หรือ WLCSP (Wafer Level Chip Scale Packaging)บรรจุภัณฑ์ประเภทนี้สอดคล้องกับสินค้าอุปโภคบริโภคแนวโน้มตลาดของผลิตภัณฑ์อิเล็กทรอนิกส์ที่มีน้ำหนักเบาขนาดเล็กสั้นและบางความจุและการเหนี่ยวนำของปรสิตค่อนข้างน้อยและมีข้อดีคือต้นทุนต่ำและการกระจายความร้อนที่ดี
ในช่วงแรก WLP ส่วนใหญ่ใช้ประเภท Fan-in ซึ่งอาจเรียกว่า Fan-in WLP หรือ FIWLP ซึ่งส่วนใหญ่จะใช้ในชิปที่มีพื้นที่ขนาดเล็กและมีพินจำนวนน้อย

ด้วยการปรับปรุงเทคโนโลยี IC ทำให้พื้นที่ชิปลดลงและพื้นที่ชิปไม่สามารถรองรับพินได้เพียงพอดังนั้นแบบฟอร์มแพ็กเกจ Fan-Out WLP หรือที่เรียกว่า FOWLP จึงได้มาซึ่งตระหนักถึงการใช้ RDL อย่างเต็มที่นอกพื้นที่ชิปเพื่อทำการเชื่อมต่อรับพินเพิ่มเติม

FOWLP เนื่องจาก RDL และ Bump จะถูกนำออกไปที่รอบนอกของชิปเปลือยจึงจำเป็นต้องหั่นเวเฟอร์ชิปเปล่าก่อนจากนั้นกำหนดค่าชิปเปลือยอิสระใหม่ในกระบวนการเวเฟอร์และบนพื้นฐานนี้ผ่านกระบวนการแบทช์ และทำให้การเชื่อมต่อสายไฟเป็นโลหะเพื่อสร้างแพ็คเกจสุดท้ายขั้นตอนการบรรจุ FOWLP แสดงในรูปด้านล่าง

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  0

FOWLP ได้รับการสนับสนุนจากหลาย บริษัท และ บริษัท ต่างๆมีวิธีการตั้งชื่อที่แตกต่างกันรูปต่อไปนี้แสดง FOWLP ที่จัดทำโดย บริษัท ใหญ่ ๆ

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  1

ไม่ว่าจะเป็น Fan-in หรือ Fan-out การเชื่อมต่อระหว่างบรรจุภัณฑ์ระดับเวเฟอร์ WLP กับ PCB จะอยู่ในรูปแบบของชิปพลิกและด้านที่ใช้งานอยู่ของชิปจะหันหน้าไปทางแผงวงจรพิมพ์ซึ่งสามารถทำให้เกิดเส้นทางไฟฟ้าที่สั้นที่สุดได้ ซึ่งยังรับประกันความเร็วที่สูงขึ้นและเอฟเฟกต์ปรสิตน้อยลงในทางกลับกันเนื่องจากการใช้บรรจุภัณฑ์แบบแบทช์ทำให้สามารถบรรจุเวเฟอร์ทั้งหมดได้ในคราวเดียวและการลดต้นทุนก็เป็นอีกแรงผลักดันสำหรับบรรจุภัณฑ์ระดับเวเฟอร์
2. ข้อมูล
InFO (Integrated Fan-out) เป็นเทคโนโลยีบรรจุภัณฑ์ FOWLP ขั้นสูงที่พัฒนาโดย TSMC ในปี 2017 เป็นการรวมเข้ากับกระบวนการ FOWLP ซึ่งสามารถเข้าใจได้ว่าเป็นการรวมกระบวนการ Fan-Out ของชิปหลายตัวในขณะที่ FOWLP มุ่งเน้นไปที่ Fan -Out กระบวนการบรรจุภัณฑ์เอง
InFO ได้ให้พื้นที่สำหรับการรวมชิปหลายตัวซึ่งสามารถนำไปใช้กับบรรจุภัณฑ์ของความถี่วิทยุและชิปไร้สายบรรจุภัณฑ์ของโปรเซสเซอร์และชิปเบสแบนด์และบรรจุภัณฑ์ของโปรเซสเซอร์กราฟิกและชิปเครือข่ายรูปด้านล่างเป็นแผนภาพเปรียบเทียบ FIWLP, FOWLP และ InFO

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  2

โปรเซสเซอร์ iPhone ของ Apple ผลิตโดย Samsung เสมอในช่วงปีแรก ๆ แต่ TSMC เริ่มต้นจาก A11 ของ Apple และรับคำสั่งซื้อโปรเซสเซอร์ iPhone สองรุ่นต่อเนื่องกันเชื่อมต่อลดความหนาเพิ่มพื้นที่อันมีค่าสำหรับแบตเตอรี่หรือชิ้นส่วนอื่น ๆ
Apple ได้เริ่มใช้งานบรรจุภัณฑ์ InFO จาก iPhone 7 และจะใช้ต่อไปในอนาคตiPhone 8, iPhone X รวมถึงโทรศัพท์มือถือยี่ห้ออื่น ๆ ในอนาคตก็จะเริ่มใช้เทคโนโลยีนี้เช่นกันการเพิ่มของ Apple และ TSMC ได้เปลี่ยนสถานะการสมัครของเทคโนโลยี FOWLP ซึ่งจะทำให้ตลาดค่อยๆยอมรับและโดยทั่วไปใช้เทคโนโลยีบรรจุภัณฑ์ FOWLP (InFO)
3. FOPLP
แพ็คเกจระดับพาเนล FOPLP (Fan-out Panel Level Package) ใช้แนวคิดและเทคโนโลยีของ FOWLP แต่ใช้พาเนลที่ใหญ่กว่าดังนั้นจึงสามารถผลิตผลิตภัณฑ์บรรจุภัณฑ์ที่มีขนาดใหญ่กว่าชิปเวเฟอร์ซิลิกอน 300 มม. หลายเท่า
เทคโนโลยี FOPLP เป็นส่วนเสริมของเทคโนโลยี FOWLPกระบวนการ Fan-Out ดำเนินการบนบอร์ดพาหะสี่เหลี่ยมขนาดใหญ่ขึ้นดังนั้นจึงเรียกว่าเทคโนโลยีการบรรจุ FOPLPแผงพาเนลพาเนลอาจเป็นบอร์ดพาหะ PCB หรือบอร์ดพาหะกระจกสำหรับแผงคริสตัลเหลว
ในปัจจุบัน FOPLP ใช้พาหะ PCB เช่น 24 × 18 นิ้ว (610 × 457 มม.) และพื้นที่ประมาณ 4 เท่าของเวเฟอร์ซิลิกอน 300 มม.ดังนั้นจึงถือได้ว่าเป็นกระบวนการเดียวซึ่งสามารถวัดได้ผลิตผลิตภัณฑ์บรรจุภัณฑ์ขั้นสูงที่มีขนาด 4 เท่าของเวเฟอร์ซิลิกอน 300 มม.
เช่นเดียวกับกระบวนการ FOWLP เทคโนโลยี FOPLP สามารถรวมกระบวนการก่อนและหลังการห่อหุ้มซึ่งถือได้ว่าเป็นกระบวนการบรรจุภัณฑ์เพียงครั้งเดียวดังนั้นจึงสามารถลดต้นทุนการผลิตและวัสดุได้มากรูปด้านล่างแสดงการเปรียบเทียบระหว่าง FOWLP และ FOPLP

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  3

FOPLP ใช้เทคโนโลยีการผลิต PCB สำหรับการผลิต RDLความกว้างของเส้นและระยะห่างระหว่างบรรทัดมีค่ามากกว่า 10umอุปกรณ์ SMT ใช้สำหรับติดตั้งชิปและส่วนประกอบแบบพาสซีฟเนื่องจากพื้นที่แผงมีขนาดใหญ่กว่าพื้นที่เวเฟอร์มากจึงสามารถใช้งานได้ครั้งเดียวบรรจุผลิตภัณฑ์เพิ่มเติมเมื่อเทียบกับ FOWLP แล้ว FOPLP มีข้อได้เปรียบด้านต้นทุนที่มากกว่าปัจจุบัน บริษัท บรรจุภัณฑ์รายใหญ่ระดับโลกรวมถึง Samsung Electronics และ ASE กำลังลงทุนอย่างจริงจังในเทคโนโลยีกระบวนการผลิต FOPLP
4. EMIB
เทคโนโลยีการบรรจุขั้นสูงของ EMIB (Embedded Multi-Die Interconnect Bridge) ของบริดจ์การเชื่อมต่อแบบมัลติไดเอทแบบฝังได้รับการเสนอและนำไปใช้อย่างแข็งขันโดย Intelไม่เหมือนกับแพ็คเกจขั้นสูงสามแพ็คเกจที่อธิบายไว้ข้างต้น EMIB เป็นแพ็คเกจประเภทวัสดุพิมพ์เนื่องจาก EMIB ไม่ใช่ TSV จึงถูกแบ่งออกเป็นเทคโนโลยีบรรจุภัณฑ์ขั้นสูงตามส่วนขยายของระนาบ XY
แนวคิดของ EMIB นั้นคล้ายกับแพ็คเกจ 2.5D ที่ใช้ตัวประสานซิลิกอนซึ่งเป็นการเชื่อมต่อโครงข่ายที่มีความหนาแน่นสูงผ่านซิลิคอนเมื่อเทียบกับแพคเกจ 2.5 แบบเดิมเนื่องจากไม่มี TSV เทคโนโลยี EMIB มีข้อดีคือผลผลิตของบรรจุภัณฑ์ปกติไม่มีกระบวนการเพิ่มเติมและการออกแบบที่เรียบง่าย
ชิป SoC, CPU, GPU, คอนโทรลเลอร์หน่วยความจำและคอนโทรลเลอร์ IO แบบดั้งเดิมสามารถผลิตได้โดยใช้กระบวนการเดียวเท่านั้นการใช้เทคโนโลยี EMIB ซีพียูและ GPU มีความต้องการกระบวนการสูงและสามารถใช้กระบวนการ 10 นาโนเมตรหน่วย IO หน่วยสื่อสารสามารถใช้กระบวนการ 14 นาโนเมตรส่วนหน่วยความจำสามารถใช้กระบวนการ 22 นาโนเมตรและเทคโนโลยีบรรจุภัณฑ์ขั้นสูงของ EMIB สามารถรวมกระบวนการที่แตกต่างกันสามกระบวนการไว้ในโปรเซสเซอร์ A หนึ่งตัวรูปด้านล่างเป็นแผนผังของ EMIB

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  4

เมื่อเทียบกับตัวแทรกซิลิกอน (interposer) พื้นที่ชิปซิลิกอน EMIB มีขนาดเล็กกว่ายืดหยุ่นกว่าและประหยัดกว่าเทคโนโลยีบรรจุภัณฑ์ EMIB สามารถรวม CPU, IO, GPU และแม้แต่ FPGA, AI และชิปอื่น ๆ เข้าด้วยกันตามความต้องการและสามารถบรรจุชิปของกระบวนการต่างๆเช่น 10nm, 14nm, 22nm และอื่น ๆ เข้าด้วยกันเป็นชิปตัวเดียวโดยปรับให้เข้ากับความต้องการ ของธุรกิจที่ยืดหยุ่น

ด้วยวิธีการ EMIB แพลตฟอร์ม KBL-G รวมโปรเซสเซอร์ Intel Core และ GPU AMD Radeon RX Vega M และในขณะเดียวกันก็มีพลังการประมวลผลที่ทรงพลังของโปรเซสเซอร์ Intel และความสามารถด้านกราฟิกที่ยอดเยี่ยมของ AMD GPUs รวมถึงความร้อนที่ยอดเยี่ยม ประสบการณ์การกระจาย.ชิปนี้ได้สร้างประวัติศาสตร์และนำประสบการณ์ผลิตภัณฑ์ไปสู่ระดับใหม่


เทคโนโลยีการบรรจุขั้นสูงขึ้นอยู่กับส่วนขยายของแกน Z
เทคโนโลยีการบรรจุขั้นสูงที่ใช้การขยายแกน Z ส่วนใหญ่ใช้สำหรับการขยายสัญญาณและการเชื่อมต่อโครงข่ายผ่าน TSVTSV สามารถแบ่งออกเป็น 2.5D TSV และ 3D TSVด้วยเทคโนโลยี TSV ชิปหลายตัวสามารถซ้อนกันในแนวตั้งและเชื่อมต่อกันได้
ในเทคโนโลยี 3D TSV ชิปอยู่ใกล้กันมากดังนั้นความล่าช้าจะน้อยลงนอกจากนี้การลดความยาวของการเชื่อมต่อโครงข่ายให้สั้นลงสามารถลดผลกระทบของกาฝากที่เกี่ยวข้องและทำให้อุปกรณ์ทำงานด้วยความถี่ที่สูงขึ้นซึ่งแปลเป็นการปรับปรุงประสิทธิภาพและเพิ่มระดับการลดต้นทุน
เทคโนโลยี TSV เป็นเทคโนโลยีหลักของบรรจุภัณฑ์สามมิติซึ่งรวมถึงผู้ผลิตเซมิคอนดักเตอร์แบบครบวงจรโรงหล่อการผลิตวงจรรวมโรงหล่อบรรจุภัณฑ์ผู้พัฒนาเทคโนโลยีที่เกิดขึ้นใหม่มหาวิทยาลัยและสถาบันวิจัยและพันธมิตรด้านเทคโนโลยีและสถาบันการวิจัยอื่น ๆ ได้ดำเนินการหลายด้านของกระบวนการ TSV .วิจัยและพัฒนา.
นอกจากนี้ผู้อ่านต้องทราบว่าแม้ว่าเทคโนโลยีการบรรจุขั้นสูงที่ใช้การขยายแกน Z ส่วนใหญ่จะใช้ TSV สำหรับการขยายสัญญาณและการเชื่อมต่อโครงข่าย RDL ก็เป็นสิ่งที่ขาดไม่ได้เช่นกันตัวอย่างเช่นหาก TSV ของชิปด้านบนและด้านล่างไม่สามารถจัดแนวได้จำเป็นต้องผ่าน RDL เพื่อทำการเชื่อมต่อแบบโลคัล
5. CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) เป็นเทคโนโลยีบรรจุภัณฑ์ 2.5D ที่ TSMC เปิดตัวCoWoS คือการบรรจุชิปบนตัวประสานซิลิกอน (ตัวประสาน) และใช้การเดินสายที่มีความหนาแน่นสูงบนตัวเชื่อมซิลิกอนสำหรับการเชื่อมต่อโครงข่ายเชื่อมต่อจากนั้นติดตั้งบนวัสดุพิมพ์ของบรรจุภัณฑ์ดังแสดงในรูปด้านล่าง

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  5

ทั้ง CoWoS และ InFO ดังกล่าวมาจาก TSMCCoWoS มี Silicon Interposer แต่ InFO ไม่มีCoWoS มุ่งเป้าไปที่ตลาดระดับไฮเอนด์และจำนวนการเชื่อมต่อและขนาดแพ็คเกจค่อนข้างใหญ่InFO กำหนดเป้าหมายไปที่ตลาดที่คุ้มค่าด้วยขนาดแพ็คเกจที่เล็กลงและการเชื่อมต่อที่น้อยลง
TSMC เริ่มผลิต CoWoS จำนวนมากในปี 2555 ด้วยเทคโนโลยีนี้ชิปหลายตัวจะถูกรวมเข้าด้วยกันและด้วยการเชื่อมต่อโครงข่ายที่มีความหนาแน่นสูงของ Silicon Interposer ทำให้ได้รับผลกระทบจากขนาดบรรจุภัณฑ์ที่เล็กประสิทธิภาพสูงการใช้พลังงานต่ำและจำนวนพินน้อยลง
เทคโนโลยี CoWoS ถูกนำมาใช้อย่างแพร่หลายGP100 ของ Nvidia และชิป Google TPU2.0 ที่อยู่เบื้องหลัง AlphaGo ที่เอาชนะ Ke Jie ทั้งหมดใช้เทคโนโลยี CoWoSAI ปัญญาประดิษฐ์ยังอยู่เบื้องหลังการมีส่วนร่วมของ CoWoSปัจจุบัน CoWoS ได้รับการสนับสนุนจากผู้ผลิตชิประดับไฮเอนด์เช่น NVIDIA, AMD, Google, XilinX และ Huawei HiSilicon
6. HBM
HBM (High-Bandwidth Memory) หน่วยความจำแบนด์วิธสูงส่วนใหญ่สำหรับตลาดกราฟิกการ์ดระดับไฮเอนด์HBM ใช้เทคโนโลยี 3D TSV และ 2.5D TSV เพื่อซ้อนชิปหน่วยความจำหลายตัวเข้าด้วยกันผ่าน 3D TSV และใช้เทคโนโลยี 2.5D TSV เพื่อเชื่อมต่อชิปหน่วยความจำแบบเรียงซ้อนและ GPU บนบอร์ดผู้ให้บริการรูปด้านล่างแสดงแผนผังของเทคโนโลยี HBM

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  6

ปัจจุบัน HBM มีสามเวอร์ชัน ได้แก่ HBM, HBM2 และ HBM2E โดยมีแบนด์วิดท์ 128 GBps / Stack, 256 GBps / Stack และ 307 GBps / Stack ตามลำดับHBM3 ล่าสุดยังอยู่ระหว่างการพัฒนา
มาตรฐาน HBM หลักของ AMD, NVIDIA และ Hynix นั้น AMD ใช้มาตรฐาน HBM ในกราฟิกการ์ดรุ่นเรือธงเป็นครั้งแรกโดยมีแบนด์วิดท์หน่วยความจำวิดีโอสูงถึง 512 GBps และ NVIDIA ตามมาอย่างใกล้ชิดโดยใช้มาตรฐาน HBM เพื่อให้ได้แบนด์วิดท์หน่วยความจำวิดีโอ 1TBpsเมื่อเทียบกับ DDR5 ประสิทธิภาพของ HBM จะได้รับการปรับปรุงมากกว่า 3 เท่า แต่การใช้พลังงานจะลดลง 50%
7. HMC
HMC (Hybrid Memory Cube) ไฮบริดสตอเรจคิวบ์มาตรฐานได้รับการส่งเสริมโดย Micron เป็นหลักตลาดเป้าหมายคือตลาดเซิร์ฟเวอร์ระดับไฮเอนด์โดยเฉพาะอย่างยิ่งสำหรับสถาปัตยกรรมมัลติโปรเซสเซอร์HMC ใช้ชิป DRAM แบบเรียงซ้อนเพื่อให้ได้แบนด์วิดท์หน่วยความจำที่มากขึ้นนอกจากนี้ HMC ยังรวมตัวควบคุมหน่วยความจำ (Memory Controller) เข้ากับแพ็คเกจสแต็ก DRAM ผ่านเทคโนโลยีการรวม 3D TSVรูปต่อไปนี้แสดงแผนผังของเทคโนโลยี HMC

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  7

เมื่อเปรียบเทียบ HBM และ HMC จะเห็นได้ว่าทั้งสองมีความคล้ายคลึงกันมากทั้งสองสแต็กชิป DRAM และเชื่อมต่อระหว่างกันผ่าน 3D TSV และมีชิปควบคุมลอจิกอยู่ข้างใต้ความแตกต่างระหว่างทั้งสองคือ HBM เชื่อมต่อกันผ่าน Interposer และ GPU ในขณะที่ HMC ติดตั้งโดยตรงบน Substrate โดยไม่มี Interposer และ 2.5D TSV อยู่ตรงกลาง
ในสแต็ก HMC เส้นผ่านศูนย์กลางของ 3D TSV อยู่ที่ประมาณ 5-6um และจำนวนเกิน 2,000+ชิป DRAM มักจะบางลงถึง 50um และชิปจะเชื่อมต่อด้วย MicroBump ขนาด 20um
ในอดีตตัวควบคุมหน่วยความจำถูกสร้างขึ้นในโปรเซสเซอร์ดังนั้นในเซิร์ฟเวอร์ระดับไฮเอนด์เมื่อจำเป็นต้องใช้โมดูลหน่วยความจำจำนวนมากการออกแบบตัวควบคุมหน่วยความจำจึงมีความซับซ้อนมากเมื่อรวมตัวควบคุมหน่วยความจำเข้ากับโมดูลหน่วยความจำแล้วการออกแบบตัวควบคุมหน่วยความจำจึงง่ายขึ้นอย่างมากนอกจากนี้ HMC ยังใช้อินเตอร์เฟสแบบอนุกรมความเร็วสูง (SerDes) เพื่อใช้อินเตอร์เฟสความเร็วสูงซึ่งเหมาะสำหรับสถานการณ์ที่โปรเซสเซอร์และหน่วยความจำอยู่ห่างไกล
8. กว้าง -IO
เทคโนโลยีอินพุตและเอาต์พุตบรอดแบนด์แบบ Wide-IO (Wide Input Output) ได้รับการส่งเสริมโดย Samsung เป็นหลักมาถึงรุ่นที่สองแล้วสามารถบรรลุความกว้างของอินเทอร์เฟซหน่วยความจำสูงสุด 512 บิตความถี่ในการทำงานของอินเทอร์เฟซหน่วยความจำสามารถเข้าถึงได้ถึง 1GHz และแบนด์วิดท์หน่วยความจำทั้งหมดสามารถเข้าถึง 68GBpsเป็นสองเท่าของแบนด์วิดท์ของอินเทอร์เฟซ DDR4 (34GBps)
Wide-IO เกิดขึ้นได้จากการซ้อนชิปหน่วยความจำบนชิปลอจิกและชิปหน่วยความจำเชื่อมต่อกับชิปลอจิกและวัสดุพิมพ์ผ่าน 3D TSV ดังแสดงในรูปด้านล่าง

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  8

Wide-IO มีข้อดีของแพ็กเกจการซ้อนในแนวตั้งของสถาปัตยกรรม TSV ซึ่งสามารถช่วยสร้างพื้นที่จัดเก็บข้อมูลมือถือที่มีคุณสมบัติทั้งความเร็วความจุและพลังงานเพื่อตอบสนองความต้องการของอุปกรณ์พกพาเช่นสมาร์ทโฟนแท็บเล็ตและคอนโซลเกมแบบพกพาตลาดเป้าหมายหลักคืออุปกรณ์พกพาที่ต้องการการใช้พลังงานต่ำ
9. โฟเวโรส
นอกเหนือจากบรรจุภัณฑ์ขั้นสูงของ EMIB ที่อธิบายไว้ก่อนหน้านี้ Intel ยังเปิดตัวเทคโนโลยีออนบอร์ดที่ใช้งาน Foveros อีกด้วยในการแนะนำทางเทคนิคของ Intel Foveros เรียกว่า 3D Face to Face Chip Stack สำหรับการผสานรวมที่แตกต่างกันซึ่งเป็นชิปสแต็กแบบรวมแบบตัวต่อตัวที่แตกต่างกันแบบสามมิติ
ความแตกต่างระหว่าง EMIB และ Foveros คืออดีตเป็นเทคโนโลยีบรรจุภัณฑ์ 2 มิติในขณะที่เทคโนโลยีหลังเป็นเทคโนโลยีบรรจุภัณฑ์แบบซ้อน 3 มิติเมื่อเทียบกับบรรจุภัณฑ์ 2D EMIB Foveros เหมาะสำหรับผลิตภัณฑ์ขนาดเล็กหรือผลิตภัณฑ์ที่มีความต้องการแบนด์วิดท์หน่วยความจำสูงกว่าในความเป็นจริง EMIB และ Foveros มีความแตกต่างกันเล็กน้อยในประสิทธิภาพและฟังก์ชันของชิปชิปทั้งสองที่มีคุณสมบัติและฟังก์ชันที่แตกต่างกันได้รับการรวมเข้าด้วยกันเพื่อให้มีบทบาทที่แตกต่างอย่างไรก็ตามในแง่ของปริมาณและการใช้พลังงานข้อดีของ Foveros 3D stacking ได้เกิดขึ้นพลังของข้อมูลที่ส่งโดย Foveros ต่อบิตต่ำมากเทคโนโลยี Foveros ต้องจัดการกับการลด Bump pitch การเพิ่มความหนาแน่นและเทคโนโลยีการซ้อนชิป
รูปต่อไปนี้แสดงแผนผังของเทคโนโลยีบรรจุภัณฑ์ Foveros 3D

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  9

ชิปมาเธอร์บอร์ดดีไซน์แบบเรียงซ้อน Foveros 3D ตัวแรก LakeField มันรวมโปรเซสเซอร์ Ice Lake 10 นาโนเมตรและคอร์ 22 นาโนเมตรพร้อมฟังก์ชั่นพีซีที่สมบูรณ์ แต่มีขนาดเพียงไม่กี่เซ็นต์
แม้ว่า Foveros จะเป็นเทคโนโลยีบรรจุภัณฑ์ 3 มิติที่ทันสมัยกว่า แต่ก็ไม่สามารถทดแทน EMIB ได้Intel จะรวมทั้งสองอย่างเข้าด้วยกันในการผลิตครั้งต่อไป
10. Co-EMIB (Foveros + EMIB)
Co-EMIB เป็นคอมเพล็กซ์ของ EMIB และ FoverosEMIB มีหน้าที่หลักในการเชื่อมต่อในแนวนอนดังนั้นชิปของคอร์ต่างๆจะถูกต่อเข้าด้วยกันเหมือนจิ๊กซอว์ในขณะที่ Foveros เป็นกองแนวตั้งเช่นเดียวกับอาคารสูงแต่ละชั้นสามารถมีการออกแบบที่แตกต่างกันออกไปเช่นห้องออกกำลังกายที่ชั้นหนึ่งอาคารสำนักงานที่ชั้นสองและอพาร์ทเมนต์บนชั้นสาม
เทคโนโลยีบรรจุภัณฑ์ที่รวม EMIB และ Foveros เรียกว่า Co-EMIB ซึ่งเป็นวิธีการผลิตชิปที่ยืดหยุ่นกว่าซึ่งช่วยให้ชิปสามารถต่อเชื่อมต่อในแนวนอนได้ในขณะที่วางซ้อนกันดังนั้นเทคโนโลยีนี้สามารถประกบชิป 3D Foveros หลายตัวเข้าด้วยกันผ่าน EMIB เพื่อสร้างระบบชิปที่ใหญ่ขึ้นรูปด้านล่างเป็นแผนผังของเทคโนโลยี Co-EMIB

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  10

เทคโนโลยีบรรจุภัณฑ์ Co-EMIB สามารถให้ประสิทธิภาพเทียบเท่าชิปตัวเดียวกุญแจสำคัญในการบรรลุเทคโนโลยีนี้คือเทคโนโลยีการเชื่อมต่อโครงข่ายรอบทิศทาง ODI (Omni-Directional Interconnect)ODI มีสองประเภทที่แตกต่างกันนอกเหนือจากการเชื่อมต่อลิฟต์ประเภทต่างๆในชั้นต่างๆแล้วยังมีสะพานลอยที่เชื่อมต่อโครงสร้างสามมิติที่แตกต่างกันเช่นเดียวกับตัวคั่นระหว่างชั้นเพื่อให้การรวมกันของชิปที่แตกต่างกันมีความยืดหยุ่นสูงมากเทคโนโลยีการบรรจุ ODI ช่วยให้สามารถเชื่อมต่อชิปได้ทั้งในแนวนอนและแนวตั้ง

Co-EMIB ใช้วิธีการบรรจุภัณฑ์แบบ 3D + 2D แบบใหม่เพื่อเปลี่ยนแนวคิดการออกแบบชิปจากปริศนาแบน ๆ ในอดีตไปเป็นกองไม้ดังนั้นนอกเหนือจากการปฏิวัติสถาปัตยกรรมคอมพิวเตอร์แบบใหม่เช่นการคำนวณแบบควอนตัมแล้ว CO-EMIB ยังสามารถรักษาและสานต่อแนวทางปฏิบัติที่ดีที่สุดของสถาปัตยกรรมคอมพิวเตอร์และนิเวศวิทยาที่มีอยู่
11. SoIC

SoIC หรือที่เรียกว่า TSMC-SoIC เป็นเทคโนโลยีใหม่ที่เสนอโดย TSMC-System-on-Integrated-Chipsคาดว่าเทคโนโลยี SoIC ของ TSMC จะผลิตได้จำนวนมากในปี 2564
SoIC คืออะไร?สิ่งที่เรียกว่า SoIC เป็นเทคโนโลยีการเรียงซ้อนแบบหลายชิปที่เป็นนวัตกรรมใหม่ที่สามารถทำการรวมระดับเวเฟอร์สำหรับกระบวนการที่ต่ำกว่า 10 นาโนเมตรคุณลักษณะที่โดดเด่นที่สุดของเทคโนโลยีนี้คือโครงสร้างการยึดเกาะที่ไม่มีการกระแทกดังนั้นจึงมีความหนาแน่นในการรวมตัวที่สูงขึ้นและประสิทธิภาพในการวิ่งที่ดีขึ้น
SoIC มีรูปแบบทางเทคนิคสองรูปแบบ ได้แก่ CoW (Chip-on-wafer) และ WoW (Wafer-on-wafer)จากคำอธิบายของ TSMC SoIC เป็นพันธะโดยตรงของ WoW wafer-to-wafer หรือ CoW chip-to-wafer Bonding technology เป็นของเทคโนโลยี Front-End 3D (FE 3D) ในขณะที่ InFO และ CoWoS ดังกล่าวเป็นของ Back-End เทคโนโลยี 3 มิติ (BE 3D)TSMC และ Siemens EDA (Mentor) ร่วมมือกันในเทคโนโลยี SoIC และเปิดตัวเครื่องมือการออกแบบและการตรวจสอบที่เกี่ยวข้อง
รูปด้านล่างเป็นการเปรียบเทียบ 3D IC และการรวม SoIC

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  11


โดยเฉพาะกระบวนการผลิต SoIC และ 3D IC นั้นค่อนข้างคล้ายกันกุญแจสำคัญของ SoIC คือการสร้างโครงสร้างทางแยกโดยไม่มีการกระแทกและความหนาแน่นของ TSV นั้นสูงกว่า IC 3D แบบเดิมซึ่งสามารถรับรู้ได้โดยตรงจาก TSV ที่มีขนาดเล็กมากการเชื่อมต่อระหว่างชั้นของชิปรูปด้านบนแสดงการเปรียบเทียบความหนาแน่น TSV และขนาดการกระแทกระหว่าง 3D IC และ SoICจะเห็นได้ว่าความหนาแน่น TSV ของ SoIC นั้นสูงกว่า 3D IC มากในขณะเดียวกันการเชื่อมต่อระหว่างชิปยังใช้เทคโนโลยีการเชื่อมต่อโดยตรงแบบไม่มีการกระแทกระยะห่างของชิปมีขนาดเล็กลงและความหนาแน่นในการรวมตัวสูงขึ้นดังนั้นผลิตภัณฑ์จึงดีกว่าผลิตภัณฑ์แบบดั้งเดิม3D IC มีความหนาแน่นในการทำงานสูงกว่า
12. เอ็กซ์ - คิวบ์
X-Cube (eXtended-Cube) เป็นเทคโนโลยีบูรณาการ 3 มิติที่ประกาศโดย Samsung ซึ่งสามารถรองรับหน่วยความจำได้มากขึ้นในพื้นที่ขนาดเล็กและลดระยะห่างของสัญญาณระหว่างหน่วย
X-Cube ใช้ในกระบวนการที่ต้องการประสิทธิภาพและแบนด์วิดท์สูงเช่น 5G ปัญญาประดิษฐ์อุปกรณ์สวมใส่หรืออุปกรณ์พกพาและแอปพลิเคชันที่ต้องการพลังประมวลผลสูงX-Cube ใช้เทคโนโลยี TSV เพื่อสแต็ก SRAM ที่ด้านบนของลอจิกยูนิตซึ่งสามารถรองรับหน่วยความจำได้มากขึ้นในพื้นที่ขนาดเล็ก
เห็นได้จากแผนภาพการแสดงเทคโนโลยี X-Cube ซึ่งแตกต่างจากบรรจุภัณฑ์แบบขนาน 2 มิติก่อนหน้าของชิปหลายตัวแพคเกจ X-Cube 3D ช่วยให้สามารถซ้อนและบรรจุชิปหลาย ๆ ชิปได้ทำให้โครงสร้างชิปสำเร็จรูปมีขนาดกะทัดรัดมากขึ้นเทคโนโลยี TSV ใช้ในการเชื่อมต่อชิปซึ่งช่วยลดการใช้พลังงานในขณะที่เพิ่มอัตราการส่งข้อมูลเทคโนโลยีนี้จะถูกนำไปใช้กับ 5G, AI, AR, HPC, ชิปมือถือ, VR และสาขาอื่น ๆ
ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  12

เทคโนโลยี X-Cube ช่วยลดระยะการส่งสัญญาณระหว่างชิปลงอย่างมากเพิ่มความเร็วในการรับส่งข้อมูลลดการใช้พลังงานและสามารถปรับแต่งแบนด์วิธและความหนาแน่นของหน่วยความจำตามความต้องการของลูกค้าปัจจุบันเทคโนโลยี X-Cube สามารถรองรับกระบวนการ 7nm และ 5nm ได้แล้วซัมซุงจะยังคงร่วมมือกับ บริษัท เซมิคอนดักเตอร์ระดับโลกเพื่อปรับใช้เทคโนโลยีนี้ในชิปประสิทธิภาพสูงรุ่นใหม่
สรุปเทคโนโลยีการบรรจุขั้นสูง
ในบทความนี้เราจะอธิบายถึงเทคโนโลยีบรรจุภัณฑ์ที่ทันสมัยที่สุด 12 ประเภทในปัจจุบันตารางต่อไปนี้เป็นการเปรียบเทียบแนวนอนของเทคโนโลยีบรรจุภัณฑ์ขั้นสูงเหล่านี้

ข่าว บริษัท ล่าสุดเกี่ยวกับ เซมิคอนดักเตอร์ IC บรรจุภัณฑ์ขั้นสูง  13

จากการเปรียบเทียบเราจะเห็นว่าการเกิดขึ้นและการพัฒนาอย่างรวดเร็วของบรรจุภัณฑ์ขั้นสูงส่วนใหญ่เกิดขึ้นในช่วง 10 ปีที่ผ่านมาเทคโนโลยีการผสานรวมส่วนใหญ่ประกอบด้วย 2D, 2.5D, 3D, 3D + 2D, 3D + 2.5D และความหนาแน่นของฟังก์ชันก็ต่ำเช่นกัน, ปานกลาง, สูงและสูงมากพื้นที่การใช้งาน ได้แก่ 5G, AI, อุปกรณ์สวมใส่, อุปกรณ์พกพา, เซิร์ฟเวอร์ประสิทธิภาพสูง, การประมวลผลประสิทธิภาพสูง, กราฟิกประสิทธิภาพสูงและสาขาอื่น ๆผู้จำหน่ายแอปพลิเคชันหลัก ได้แก่ TSMC, Intel, SAMSUNG และผู้ผลิตชิปที่มีชื่อเสียงอื่น ๆ สิ่งนี้ยังสะท้อนให้เห็นถึงแนวโน้มของการรวมบรรจุภัณฑ์ขั้นสูงและการผลิตชิป

สุดท้ายสรุป: วัตถุประสงค์ของบรรจุภัณฑ์ขั้นสูงคือ:

ปรับปรุงความหนาแน่นของฟังก์ชันลดความยาวของการเชื่อมต่อโครงข่ายปรับปรุงประสิทธิภาพของระบบและลดการใช้พลังงานโดยรวม

บรรจุภัณฑ์ขั้นสูงยังกำหนดข้อกำหนดใหม่สำหรับเครื่องมือ EDAเครื่องมือ EDA จำเป็นต้องสามารถรองรับการออกแบบ FIWLP, FOWLP, 2.5D TSV และ 3D TSV และยังต้องรองรับการออกแบบหลายวัสดุพิมพ์เนื่องจากผลิตภัณฑ์มีตัวแทรกซิลิกอน (inteposer) และพื้นผิวบรรจุภัณฑ์ (Substrate) มักจะรวมเข้าด้วยกัน และ บริษัท EDA รายใหญ่ได้เปิดตัวเครื่องมือใหม่เพื่อสนับสนุนการออกแบบและการตรวจสอบบรรจุภัณฑ์ขั้นสูงซึ่งรวมถึง Synopsys, Cadence, Siemens EDA (Mentor) เข้าร่วมอย่างกระตือรือร้น

รูปต่อไปนี้แสดงภาพหน้าจอของการออกแบบแพ็คเกจขั้นสูงของเครื่องมือ Siemens EDA XPDการออกแบบประกอบด้วยการออกแบบ 3D TSV และ 2.5D TSV, Interposer, Substrate, FlipChip, Microbump, BGA และองค์ประกอบอื่น ๆ ซึ่งมีรายละเอียดและแม่นยำในเครื่องมือ EDA

 

รายละเอียดการติดต่อ