ฮอเร็กซ์ กรุ๊ป
June 30, 2022
การพัฒนาเซนเซอร์ภาพ CMOS และโอกาสในการใช้เทคโนโลยีการถ่ายภาพขั้นสูงจะช่วยปรับปรุงคุณภาพชีวิตได้ด้วยการเกิดขึ้นอย่างรวดเร็วของเทคโนโลยีตัวแปลงอนาล็อกเป็นดิจิตอลแบบขนาน (ADC) และเทคโนโลยีเรืองแสงด้านหลัง (BI) ในปัจจุบัน เซนเซอร์ภาพ CMOS ครองตลาดกล้องดิจิตอล ในขณะที่เซนเซอร์ภาพ CMOS แบบซ้อนยังคงให้ฟังก์ชันการทำงานและประสบการณ์ผู้ใช้ที่ดียิ่งขึ้นเอกสารนี้จะทบทวนความสำเร็จล่าสุดของเซนเซอร์ภาพแบบเรียงซ้อนในวิวัฒนาการของสถาปัตยกรรมเซนเซอร์ภาพเพื่อเร่งการปรับปรุงประสิทธิภาพ ขยายขีดความสามารถในการตรวจจับ และรวมการประมวลผลขอบเข้ากับเทคโนโลยีอุปกรณ์แบบซ้อนต่างๆ
ปัจจุบันมีการใช้เซ็นเซอร์ภาพในการใช้งานที่หลากหลายนับตั้งแต่การประดิษฐ์อุปกรณ์ชาร์จคู่ (CCD) ในปี 2512 เซ็นเซอร์ภาพโซลิดสเตตได้แพร่กระจายไปยังตลาดผู้บริโภคที่หลากหลาย เช่น กล้องวิดีโอคอมแพคและกล้องดิจิตอลเซนเซอร์ภาพ CMOS ซึ่งเป็นเซนเซอร์ภาพโซลิดสเตตกระแสหลักมาตั้งแต่ปี 2548 สร้างขึ้นจากเทคโนโลยีที่พัฒนาขึ้นสำหรับ CCDนอกเหนือจากสมาร์ทโฟน ซึ่งปัจจุบันเป็นตลาดเซ็นเซอร์ภาพที่ใหญ่ที่สุด ความต้องการเซ็นเซอร์ภาพกำลังขยายตัวอย่างรวดเร็วเพื่อรวมกล้องเครือข่ายเพื่อความปลอดภัย แมชชีนวิชันสำหรับระบบอัตโนมัติในโรงงาน และกล้องในรถยนต์สำหรับระบบช่วยขับขี่และระบบขับเคลื่อนอัตโนมัติ
จุดเปลี่ยนที่สำคัญในเทคโนโลยีเซนเซอร์ภาพ CMOS คือการพัฒนาเซนเซอร์ภาพแบบรับแสงด้านหลัง (BI) ที่ประสบความสำเร็จ ซึ่งช่วยให้สามารถพัฒนาโครงสร้างเซนเซอร์ภาพแบบซ้อนได้ ดังแสดงในรูปที่ 1 ในโครงสร้างแบบรับแสงด้านหน้า (FI) ดั้งเดิม การลดขนาดพิกเซลของเซนเซอร์เป็นเรื่องยาก เนื่องจากโฟโตไดโอดต้องเก็บแสงตกกระทบผ่านช่องว่างที่ล้อมรอบด้วยเส้นโลหะโครงสร้างเรืองแสงด้านหลัง (BI) มีความไวที่ดีขึ้นอย่างมากและให้ความยืดหยุ่นในการกำหนดเส้นทางโลหะ และได้กลายเป็นผลิตภัณฑ์ยอดนิยมสำหรับเซนเซอร์ภาพเนื่องจากการยึดติดแผ่นเวเฟอร์และเทคนิคการทำให้ผอมบางของแผ่นเวเฟอร์ที่สม่ำเสมออย่างยิ่งเซนเซอร์ภาพกำลังค่อยๆ พัฒนาไปสู่โครงสร้างแบบเรียงซ้อน ซึ่งวงจรลอจิกถูกรวมเข้ากับแผ่นเวเฟอร์ฐานโดยตรงกระบวนการซ้อนช่วยให้สามารถผสานรวมตัวแปลงอนาล็อกเป็นดิจิตอล (ADC) แบบขนานสูงและองค์ประกอบการประมวลผลสัญญาณในกระบวนการ CMOS ขั้นสูงขึ้น โดยไม่ขึ้นกับกระบวนการเซ็นเซอร์ที่ปรับแต่งสำหรับโฟโตไดโอดแบบพิกเซลโครงสร้างอุปกรณ์แบบซ้อนยังคงเปลี่ยนแปลงสถาปัตยกรรมเซ็นเซอร์ภาพอย่างมาก
รูปที่ 1 โครงสร้างของเซ็นเซอร์รับภาพ CMOS(a) โครงสร้าง FI (b) โครงสร้าง BI และ (c) โครงสร้างแบบซ้อนกับจุดแวะ
เอกสารนี้จะตรวจสอบแนวโน้มในสถาปัตยกรรมเซ็นเซอร์ภาพที่มีอุปกรณ์แบบซ้อนเพื่อเร่งการปรับปรุงประสิทธิภาพอย่างมาก ขยายขีดความสามารถในการตรวจจับ และรวมความสามารถในการประมวลผลขอบที่เชื่อมต่อกับเลเยอร์เซ็นเซอร์ส่วนที่สองนำเสนอสถาปัตยกรรมเซ็นเซอร์ที่แตกต่างกันสำหรับการกำหนดค่าอุปกรณ์แบบซ้อนที่ช่วยให้สามารถให้ความละเอียดของพิกเซลสูงและภาพอัตราเฟรมสูงผ่าน ADC แบบขนานคอลัมน์คู่สูงส่วนที่ 3 นำเสนอวงจรพิกเซลขั้นสูงบางวงจรที่ใช้งานโดยใช้การเชื่อมต่อ Cu–Cu ระยะพิทช์พิกเซลซึ่งมีความสำคัญอย่างยิ่งต่อประสิทธิภาพของพิกเซลที่ดีขึ้นด้วยความละเอียดพิกเซลที่ใช้งานได้จริงการเชื่อมต่อ Pixel-pitch Cu-Cu ยังช่วยให้สถาปัตยกรรมเซ็นเซอร์สามารถย้ายไปสู่การแปลงเป็นดิจิทัลแบบพิกเซลขนานได้ส่วนที่ IV นำเสนอความก้าวหน้าบางอย่างในสถาปัตยกรรมเซ็นเซอร์ที่ขยายขีดความสามารถในการตรวจจับ เช่น ความลึกเชิงพื้นที่ การตรวจจับคอนทราสต์ชั่วคราว และการสร้างภาพแสงที่มองไม่เห็นส่วน V แนะนำเซ็นเซอร์การมองเห็นที่รวมตัวเร่งความเร็วปัญญาประดิษฐ์ (AI) ไว้ที่ขอบสุดท้าย ส่วนที่ VI ให้ข้อสรุปบางประการ
ครั้งที่สองบันทึกด้วยภาพเคลื่อนไหวมากกว่าเมกะพิกเซล
การบันทึกภาพยนตร์ต้องใช้อัตราเฟรมอย่างน้อย 30 หรือ 60 เฟรมต่อวินาที (fps) แม้ว่าจำนวนพิกเซลจะเพิ่มขึ้นจากรูปแบบความละเอียดสูง (HD) 2 เมกะพิกเซลไปเป็นรูปแบบ 4K ความละเอียด 8 เมกะพิกเซลก็ตามนอกจากนี้ การทำงานของอัตราเฟรมที่สูงขึ้น เช่น 120, 240 หรือ 1000 เฟรมต่อวินาที (fps) สามารถให้การเล่นแบบสโลว์โมชั่นได้นับตั้งแต่มีการเสนอสถาปัตยกรรม ADC แบบคอลัมน์คู่ในปี 1997 อัตราเฟรมก็ดีขึ้นโดยการเพิ่มจำนวนของ ADC แบบขนานและเร่งการทำงานของ ADC เองโครงสร้างแบบเรียงซ้อนช่วยเพิ่มอัตราเฟรมสูงสุด เนื่องจากเทคโนโลยีการประมวลผลที่ดีที่สุดสามารถนำไปใช้กับพิกเซลเซ็นเซอร์และอุปกรณ์ต่อพ่วงได้การผลิตเซนเซอร์ต้องใช้กระบวนการฝังไอออนหลายขั้นตอนเพื่อสร้างโฟโตไดโอดและทรานซิสเตอร์ที่มีการรั่วไหลของรอยต่อต่ำอย่างไรก็ตาม กระบวนการลอจิกต้องการทรานซิสเตอร์ที่มีความต้านทานต่ำและความเร็วสูงสำหรับพิกเซล การเดินสายสามหรือสี่ชั้นมักจะเพียงพอ แต่วงจรลอจิกจำเป็นต้องมีการเดินสายประมาณสิบชั้นเทคนิคการซ้อนที่ใช้สามารถบรรเทาข้อจำกัดที่ขัดแย้งกันของเซ็นเซอร์ภาพที่ไม่เรียงซ้อนบนชิปตัวเดียวกัน ซึ่งรวมถึงพิกเซลของเซ็นเซอร์และวงจรลอจิก
A. สถาปัตยกรรม ADC แบบ Dual Rank
ในปัจจุบัน เซนเซอร์ภาพ CMOS ส่วนใหญ่ประกอบด้วยอาร์เรย์ของพิกเซล ADC หลายพันตัว และวงจรลอจิกที่จัดอยู่ในโครงสร้างแบบคอลัมน์-ขนานดังแสดงในรูปที่ 2(a) ไวแอสผ่านซิลิกอน (TSV) ที่ตั้งอยู่นอกอาร์เรย์พิกเซลเชื่อมต่อคอลัมน์พิกเซลกับ ADC ในแบบคู่ขนานสูงในเซ็นเซอร์ภาพ CMOS แบบเรียงซ้อนตัวแรกที่เปิดตัวในปี 2013 ชิ้นส่วนแอนะล็อกและดิจิทัลของคอลัมน์ ADC ถูกแบ่งออกเป็นชิปด้านบนและด้านล่างตามลำดับ ดังแสดงในรูปที่ 2(b)ในปี 2015 ได้มีการเสนอสถาปัตยกรรม ADC แบบสองคอลัมน์และบรรลุอัตราเฟรมที่ 120 fps ที่ 16 ล้านพิกเซล โดยที่คอลัมน์ ADC ถูกย้ายไปยังชิปด้านล่างโดยสมบูรณ์ ดังแสดงในรูปที่ 2(c)ชิปเซ็นเซอร์ถูกประดิษฐ์ขึ้นโดยใช้กระบวนการกำหนดเองของเซ็นเซอร์ 90nm สำหรับโฟโตไดโอด โดยใช้ลอจิก NMOS เท่านั้นลอจิกชิปถูกประดิษฐ์ขึ้นโดยใช้กระบวนการ CMOS ขนาด 65 นาโนเมตรมาตรฐานเนื่องจาก ADC ของคอลัมน์สามารถใช้งานได้โดยอิสระจากชิปเซ็นเซอร์ ดังนั้น ADC จึงสามารถผสานรวมในระดับสูงได้นอกเหนือจากการเพิ่มอัตราเฟรมแล้ว ADC แบบคู่ขนานที่ซ้ำซ้อนยังใช้เพื่อลดสัญญาณรบกวนโดยเฉลี่ยการแปลงจากแอนะล็อกเป็นดิจิทัล (AD) หลายรายการ ดังแสดงในรูปที่ 3 เอาต์พุตของหนึ่งพิกเซลจะกระจายไปยัง ADC สองตัวพร้อมกัน และทั้งสอง เอาต์พุตดิจิตอลจะถูกรวมเพื่อสร้างกรอบภาพช่วงเวลาของ ADC ทั้งสองจะแตกต่างกันเล็กน้อยเพื่อให้เกิดการลดสัญญาณรบกวนโดยการลดความสัมพันธ์ระหว่างสัญญาณรบกวน
รูปที่ 2 การใช้งานเซนเซอร์ภาพ CMOS แบบกองซ้อน(a) การเชื่อมต่อ TSV ระหว่างโฟโตไดโอดและวงจรลอจิก(b) เซนเซอร์ภาพ CMOS แบบกองซ้อนตัวแรก(c) สถาปัตยกรรม ADC สองอันดับ
รูปที่ 3 แผนภาพบล็อกแบบง่าย (ซ้าย) และลักษณะสัญญาณรบกวนที่ปรับปรุงแล้ว (ขวา) ของสถาปัตยกรรม ADC สองระดับ
B. เซนเซอร์ภาพ Stacked CMOS สามชั้นพร้อมหน่วยความจำเข้าถึงโดยสุ่มแบบไดนามิก (DRAM)
เมื่อจำนวนพิกเซลและ ADC แบบคู่ขนานเพิ่มขึ้น เซ็นเซอร์ภาพจะส่งข้อมูลจำนวนมากในปี 2560 เซ็นเซอร์ภาพ CMOS แบบซ้อนกันสามชั้นได้รับการเสนอให้บันทึกวิดีโอสโลว์โมชั่นที่ 960 fps ดังแสดงในรูปที่ 4;ทั้งสามเลเยอร์เชื่อมต่อกันด้วย vias แบบซิลิคอน (TSV) และข้อมูลที่ได้จาก ADC แบบขนานจะถูกบัฟเฟอร์ในเลเยอร์ที่สองของ DRAM เพื่อให้ได้การจับสโลว์โมชั่นสำหรับการบันทึกซูเปอร์สโลว์โมชั่น เซ็นเซอร์สามารถทำงานที่ 960 fps ที่ความละเอียด Full HD ในขณะที่ข้อมูลดิจิทัลจาก ADC จะถูกบัฟเฟอร์ชั่วคราวใน DRAM บนบัส 102-Gbit/sเมื่อเซ็นเซอร์ตรวจจับทริกเกอร์ของผู้ใช้หรือการเคลื่อนไหวอย่างรวดเร็วในฉากระหว่างการถ่ายภาพเคลื่อนไหว 30 fps ความเร็วในการอ่านข้อมูลจะกลายเป็น 960 fpsสามารถจัดเก็บความละเอียด Full HD สูงสุด 63 เฟรมใน DRAM ในแต่ละครั้ง และบัฟเฟอร์เอาต์พุตระหว่างการถ่ายภาพยนตร์ในครั้งต่อๆ ไป
รูปที่ 4 เซนเซอร์ภาพ Stacked CMOS สามชั้นพร้อม DRAM
C. สำหรับเทคโนโลยี Chip-on-Wafer รูปแบบออปติคอลขนาดใหญ่
เซนเซอร์ภาพ CMOS แบบเรียงซ้อนที่เริ่มใช้จนถึงปัจจุบันถูกประดิษฐ์ขึ้นด้วยกระบวนการพันธะเวเฟอร์บนเวเฟอร์ (WoW)อย่างไรก็ตาม เนื่องจากขนาดของเซนเซอร์และลอจิกชิปต้องเท่ากัน กระบวนการนี้จึงไม่ใช่ทางเลือกที่ดีที่สุดเสมอไป โดยเฉพาะอย่างยิ่งสำหรับรูปแบบออปติคัลขนาดใหญ่วิธีการวางซ้อนอีกวิธีหนึ่งเกี่ยวข้องกับการยึดติด CoW ดังแสดงในรูปที่ 5 แสดงประสิทธิภาพของพื้นที่จะดีที่สุดในการเชื่อม WoW เมื่อชิปลอจิกที่มีขนาดเดียวกับรูปแบบออปติคัลเต็มไปด้วย ADC แบบขนานสูงและหน่วยการสร้างดิจิทัลอย่างไรก็ตาม หากวงจรลอจิกมีขนาดเล็กกว่ารูปแบบออปติคัล การกำหนดค่า CoW จะมีประสิทธิภาพพื้นที่ที่ดีที่สุด ในขณะที่การกำหนดค่า WoW มีปัญหาด้านต้นทุน
รูปที่ 5 ประสิทธิภาพพื้นที่ของกระบวนการพันธะ WoW และ CoW สำหรับเซ็นเซอร์ภาพรูปแบบออปติคัลขนาดใหญ่
มีการรายงานเซนเซอร์ภาพ CMOS แบบกองซ้อนโดยใช้กระบวนการพันธะ CoW [12] ในปี 2559 โดยตระหนักถึงเซ็นเซอร์ภาพชัตเตอร์ทั่วโลกสำหรับกล้องออกอากาศที่มีรูปแบบออปติคัล super-35 มม.ในที่นี้ ชิปลอจิกแบบแบ่งส่วนสองตัวได้รับการออกแบบในกระบวนการ CMOS ขนาด 65 นาโนเมตร พร้อมด้วย ADCs แบบขนานและไมโครบัมส์ และซ้อนกันบนชิปเซ็นเซอร์ขนาดใหญ่ที่ออกแบบมาสำหรับพิกเซลชัตเตอร์ทั่วโลกโดยเฉพาะ ดังแสดงในรูปที่ 6 ชิปลอจิกแบบคัทเอาท์ที่มีความสูง อัตราส่วนกว้างยาวเชื่อมต่อกับเซ็นเซอร์ผ่าน microbumps ที่มีระยะห่าง 40 µmดังนั้น จำนวนการเชื่อมต่อทั้งหมดจึงอยู่ที่ประมาณ 38,000 เซ็นเซอร์ยังช่วยให้เล่นซูเปอร์สโลว์โมชั่นได้ที่ 480 fps ผ่าน 8 เมกะพิกเซล
รูปที่ 6 เซนเซอร์ภาพ Stacked CMOS โดยใช้กระบวนการเชื่อม CoW
รูปที่ 7 แสดงแนวโน้มประสิทธิภาพของเซ็นเซอร์ภาพรูปแบบออปติคัลขนาดใหญ่ที่มีความละเอียด 50 เมกะพิกเซลและ 250 fps สำหรับเซ็นเซอร์ภาพรูปแบบ 35 มม. เต็มรูปแบบในปี 2564 เพื่อเพิ่มจำนวน ADC แบบขนานและเพิ่มหน่วยความจำเข้าถึงโดยสุ่ม (SRAM) แบบคงที่ บัฟเฟอร์เฟรม กระบวนการ WoW ใช้เพื่อให้ได้ประสิทธิภาพสูงในทางกลับกัน กระบวนการ CoW ใช้เพื่อปรับสมดุลประสิทธิภาพด้านต้นทุนกับประสิทธิภาพของเซ็นเซอร์รูปแบบออปติคัลขนาดใหญ่นอกจากนี้ในปี 2564 เซ็นเซอร์ภาพขนาด 3.6 นิ้วที่เปิดตัวด้วยความละเอียด 127 ล้านพิกเซลและชิปลอจิกสี่ชิปที่ซ้อนกันโดยใช้กระบวนการ CoWความท้าทายต่อไปสำหรับกระบวนการ CoW คือการเพิ่มปริมาณงานของการวางชิปบนแผ่นเวเฟอร์เพื่อเพิ่มผลผลิต
รูปที่ 7 แนวโน้มประสิทธิภาพของเซ็นเซอร์ภาพรูปแบบออปติคัลขนาดใหญ่
สาม.สถาปัตยกรรม Pixel Parallel
ในส่วนก่อนหน้านี้ สถาปัตยกรรมเซ็นเซอร์ที่ใช้อุปกรณ์แบบเรียงซ้อนส่วนใหญ่จะใช้เพื่อเพิ่มอัตราเฟรมของสถาปัตยกรรมแบบ ADC แบบคอลัมน์คู่ขนานส่วนนี้นำเสนอความก้าวหน้าบางอย่างตามสถาปัตยกรรมพิกเซลขนานโดยใช้การเชื่อมต่อ Cu–Cu แบบละเอียดในที่นี้ การเชื่อมต่อระหว่างเซ็นเซอร์และลอจิกเลเยอร์ได้เปลี่ยนจาก TSV เป็นการเชื่อมต่อ Cu-Cu แบบลูกผสม ดังแสดงในรูปที่ 8 (a)ในการกำหนดค่า TSV สายสัญญาณจะถูกส่งไปยังเลเยอร์ตรรกะที่ขอบของอาร์เรย์พิกเซลในทางตรงกันข้าม การเชื่อมต่อ Cu-Cu สามารถรวมเข้ากับพิกเซลได้โดยตรง และการเชื่อมต่อเหล่านี้ช่วยเพิ่มจำนวนการเชื่อมต่อแนวโน้มล่าสุดเกี่ยวกับระยะห่างการเชื่อมต่อ Cu-Cu แสดงในรูปที่ 8(b)กระบวนการเชื่อมประสานแบบไฮบริดของเซนเซอร์ภาพต้องการการเชื่อมต่อ Cu-Cu หลายล้านรายการโดยไม่มีข้อบกพร่องในการเชื่อมต่อ ในขณะที่ระยะห่างของหน้าสัมผัสจะค่อยๆ ลดลงตามการเชื่อมต่อที่เสถียรของหน้าสัมผัสจำนวนมากยิ่งไปกว่านั้น 1-µm Cu-Cu เพิ่งได้รับรายงานระยะห่างของพันธะไฮบริดการเชื่อมต่อระยะพิทช์ละเอียดเหล่านี้จะช่วยให้สถาปัตยกรรมวงจรคู่ขนานแบบพิกเซลสามารถประดิษฐ์ขึ้นได้ในขนาดพิกเซลที่ใช้งานได้จริง
รูปที่ 8 แนวโน้มระยะห่างระหว่างจุดเชื่อมต่อ Cu-Cu (a) โครงสร้างอุปกรณ์ที่ง่ายขึ้นและ (b) ส่วนตัดขวาง
A. การขยายวงจรพิกเซลซ้อน
มีการเสนอเทคนิคและการใช้งานมากมายในเอกสารประกอบเพื่อปรับปรุงประสิทธิภาพของพิกเซลผ่านการขยายวงจรพิกเซล เช่น ความจุเต็ม (FWC) และเพื่อใช้ฟังก์ชันเพิ่มเติม เช่น ชัตเตอร์ทั่วโลกรูปที่ 9 (a) และ (b) แสดงการกำหนดค่าพิกเซลสำหรับการเพิ่มการแปลงเดี่ยวและการเพิ่มการแปลงสองเท่าตามลำดับCFDs แบบคาปาซิทีฟที่มีขนาดเล็กกว่าจะพบกับการแกว่งของไฟฟ้าแรงสูงจากออปโตอิเล็กทรอนิกส์สำหรับการอ่านข้อมูลที่มีสัญญาณรบกวนต่ำ แต่จะอิ่มตัวได้ง่ายด้วยอิเล็กตรอนสัญญาณจำนวนมากอย่างไรก็ตาม พิกเซลที่มีการเพิ่มการแปลงแบบคู่จะถูกสลับโดยการทำงานตามลำดับระหว่างการเพิ่มการแปลงทั้งสอง ทำให้สามารถอ่านค่าสัญญาณรบกวนต่ำบน CFD และการอ่านค่าช่วงไดนามิกสูง (HDR) บน CDCG;นอกจากนี้ พื้นที่เหนือศีรษะของทรานซิสเตอร์และตัวเก็บประจุเพิ่มเติม ความละเอียดของพิกเซลสูงทำได้โดยการจำกัดจำนวนที่สามารถลดขนาดพิกเซลได้ในปีพ.ศ. 2561 ได้มีการเสนอส่วนขยายวงจรพิกเซลแบบซ้อนซึ่งมีอัตราขยายเป็นสองเท่าวงจรเพิ่มเติมถูกนำมาใช้กับชิปด้านล่างผ่านการเชื่อมต่อ Cu-Cu แบบพิกเซลขนานดังแสดงในรูปที่ 9 (c)โดยการสลับไปมาระหว่างอัตราขยายของการแปลง 20 และ 200 µV/e- พิกเซล 1.5-µm สามารถแสดงได้สำเร็จด้วยช่วงไดนามิกที่ 83.8 dB และสัญญาณรบกวนต่ำ 0.8 e-rmsดังแสดงในรูปที่ 10 การกำหนดค่าวงจรสแต็คระดับพิกเซลได้ถูกนำไปใช้กับฟังก์ชันชัตเตอร์ส่วนกลางของโดเมนแรงดันไฟและพิกเซลที่มีอัตราขยายสองเท่า2019 แสดงให้เห็นพิกเซลชัตเตอร์ทั่วโลก 2.2 µm พร้อมประสิทธิภาพของชัตเตอร์ที่มากกว่า 100 dBพิกเซลที่ล้ำสมัยพร้อมอัตราขยายของการแปลงแบบคู่และชัตเตอร์ทั่วโลกของโดเมนแรงดันจะมีขนาดพิกเซลที่ 0.8 µm และ 2.3 µm ตามลำดับ โดยไม่ต้องใช้สเกลวงจรการเรียงซ้อนระดับพิกเซลอย่างไรก็ตาม การกำหนดค่าพิกเซลแบบซ้อนยังคาดว่าจะช่วยเพิ่มประสิทธิภาพการทำงานของพิกเซลสำหรับพิกเซลที่มีขนาดเล็กลง
รูปที่ 9 การกำหนดค่าวงจรพิกเซล (a) ที่มีอัตราขยายเดียว (b) ที่มีอัตราขยายเป็นสองเท่า และ (c) ที่มีอัตราขยายสองเท่าและพิกเซลที่ซ้อนกันด้วยการเชื่อมต่อ Cu-Cu แบบขนาน
รูปที่ 10. การกำหนดค่าวงจรพิกเซลของชัตเตอร์ส่วนกลางของโดเมนแรงดันไฟแบบซ้อนผ่านการเชื่อมต่อ Cu-Cu แบบพิกเซลขนาน
B. Pixel Parallel ADC
นับตั้งแต่มีการเสนอแนวคิดเรื่องการแปลงพิกเซลแบบคู่ขนานกันในปี 2544 เซนเซอร์ภาพแบบเรียงซ้อนที่เชื่อมต่อกับ Cu-Cu แบบพิกเซลคู่ขนานพร้อมกระบวนการพันธะแบบไฮบริดก็ได้รับการเสนอเช่นกันค่าโสหุ้ยพื้นที่ภายในพิกเซลในวงจรที่ซับซ้อนจำกัดความละเอียดของพิกเซลอย่างแน่นอน แต่ในปี 2560 เซ็นเซอร์ภาพซ้อน 4.1 ล้านพิกเซลพร้อมสถาปัตยกรรม ADC แบบอาร์เรย์ได้รับการเสนอ ตามมาในปี 2018 ด้วยเซ็นเซอร์ภาพซ้อนของ ADC แบบขนาน 1.46 ล้านพิกเซลสถาปัตยกรรม ADC แบบพิกเซลขนานได้บรรลุความละเอียด Mpixel เนื่องจากการเชื่อมต่อ Cu-Cu แบบพิทช์ละเอียดของกระบวนการพันธะแบบไฮบริดดังแสดงในรูปที่ 11 ADC แบบลาดเดียวใช้ในสถาปัตยกรรมแบบพิกเซลขนานและแบบขนานคอลัมน์แบบดั้งเดิม แต่ไม่มีวงจรผู้ติดตามต้นทางแอมพลิฟายเออร์ทรานซิสเตอร์ในพิกเซลถูกรวมเข้ากับเครื่องเปรียบเทียบโดยตรง โดยเชื่อมต่อแต่ละพิกเซลกับชิปด้านล่างผ่านการเชื่อมต่อ Cu-Cu สองจุดเนื่องจากข้อจำกัดด้านพื้นที่ของตัวนับ โค้ดสีเทาจึงถูกกำหนดให้กับแลตช์ในพิกเซล และไปป์ไลน์การอ่านข้อมูลดิจิทัลได้ถูกนำมาใช้โดยใช้ ADC ภายใต้อาร์เรย์พิกเซล
รูปที่ 11 การกำหนดค่าวงจรของ ADC แบบพิกเซลขนาน
รูปที่ 12(a) แสดงชิปต้นแบบที่มีสถาปัตยกรรม ADC แบบคู่ขนานแบบพิกเซลแม้ว่า ADC แต่ละตัวจะถูกใช้งานด้วยระยะพิทช์พิกเซลเพียง 6.9 µm โดยที่กระแสไฟนิ่งของตัวเปรียบเทียบถูกจำกัดไว้ที่ 7.74 nA พื้นเสียงเนื่องจากการควบคุมแบนด์วิดท์ที่มีประสิทธิภาพถูกระงับไว้ที่ 8.77 e−rmsADC แบบพิกเซลขนานทั้งหมดทำงานพร้อมกันเป็นชัตเตอร์ทั่วโลกดังนั้น ดังแสดงในรูปที่ 12(c) ไม่มีการบิดเบือนระนาบโฟกัสของชัตเตอร์กลิ้งดังแสดงในรูปที่ 12(b) ในภาพที่ถ่ายโดยใช้ต้นแบบสถาปัตยกรรม ADC แบบพิกเซลขนานยังคงได้รับการพัฒนาต่อไปงานล่าสุดในปี 2020 แสดงระยะพิทช์พิกเซล 4.6 µm ช่วงไดนามิก 127-dB และสัญญาณรบกวน 4.2e−rms และผลงาน 4.95 µm และสัญญาณรบกวน 2.6e−rms
รูปที่ 12 การใช้ ADC แบบพิกเซลขนานบนชิป(ก) ไมโครกราฟของชิป(b) ภาพที่ถ่ายโดยใช้การทำงานของ Rolling Shutter และ (c) โดยใช้การทำงานของ Global Shutter
C. Pixel Parallel Photon Counter
การถ่ายภาพการนับโฟตอนหรือที่เรียกว่าการถ่ายภาพควอนตัมเป็นเทคนิคที่น่าสนใจสำหรับการจับภาพด้วยการอ่านค่าที่ปราศจากสัญญาณรบกวนและการสร้างภาพช่วงไดนามิกสูง (HDR)เซ็นเซอร์ภาพที่นับโฟตอนโดยใช้ไดโอดหิมะถล่มแบบโฟตอนเดียว (SPAD) เป็นหนึ่งในความท้าทายของการแปลงพิกเซลแบบคู่ขนานผ่านเทคนิคการซ้อนภาพกระแสหิมะถล่มถูกกระตุ้นโดยโฟโตอิเล็กตรอนตัวเดียว และหากไม่มีสัญญาณรบกวนจากวงจรส่วนหน้าแบบแอนะล็อก เหตุการณ์สามารถดูได้แบบดิจิทัลเป็นการนับโฟตอนสิ่งนี้ต้องใช้วงจรที่ซับซ้อนสำหรับ SPAD แต่ละตัวในขณะที่โครงสร้างอุปกรณ์แบบซ้อนที่มีการเชื่อมต่อแบบพิกเซลมีศักยภาพในการถ่ายภาพการนับโฟตอนแบบบูรณาการสูง
เซ็นเซอร์ภาพการนับโฟตอน SPAD ที่มีช่วงไดนามิก 124 dB และใช้สถาปัตยกรรมการอนุมานเฟรมย่อยได้รับรายงานในปี 2564 อาร์เรย์พิกเซลแบบโฟตอนถล่มเดี่ยวโฟตอนเดี่ยว (SPAD) ที่ได้รับแสงด้านหลังจะซ้อนกันอยู่ที่ชิปด้านล่าง และ วงจรการอ่านข้อมูลเชื่อมต่อผ่าน Cu-Cu แบบพิกเซลขนานดังแสดงในรูปที่ 13 (a)รูปที่ 13(b) เป็นแผนผังของหน่วยพิกเซลแต่ละพิกเซลมีตัวนับคลื่นดิจิตอล (CN) ขนาด 9-b ที่นับจำนวนโฟตอนเหตุการณ์การขนล้น (OF) จากตัวนับจะถูกส่งกลับไปยังวงจรดับเพื่อควบคุมการเปิดใช้งาน SPAD และสลักรหัสเวลา (TC)จากนั้นกำหนดรหัสไทม์มิ่ง (TC) 14-b ให้กับพิกเซลทั้งหมดและแทนที่ตัวนับเมื่อแฟล็ก OF เปลี่ยนแปลงดังที่แสดงในแผนภาพเวลาในรูปที่ 14 อ่านจำนวนโฟตอน 9-b หรือล็อก 14-b TC และ รับโฟตอนทั้งหมดอย่างแม่นยำในสภาพแสงน้อยโดยไม่มีการล้นเกินอย่างไรก็ตาม เมื่อตัวนับล้นในสภาพแสงจ้า พิกเซลที่ล้นจะบันทึกเวลาและคาดการณ์จำนวนโฟตอนที่เกิดขึ้นจริงตลอดการเปิดรับแสง
รูปที่ 13 เซ็นเซอร์ภาพการนับโฟตอน(ก) การกำหนดค่าชิป(b) แผนภาพวงจรพิกเซลแบบง่าย
รูปที่ 14. ไดอะแกรมกำหนดเวลาสำหรับการนับโฟตอนและการอนุมานเฟรมย่อย
ดังแสดงในรูปที่ 15(a) ช่วงไดนามิกที่ 124 dB ได้ถูกแสดงให้เห็นโดยไม่มีการลดทอนใดๆ ในอัตราส่วนสัญญาณต่อสัญญาณรบกวน (SNR)SNR หลังจากล้นเคาน์เตอร์ภายใต้สภาพแสงจ้าจะยังคงอยู่ที่ 40 dB ในช่วงไดนามิกที่ขยายเนื่องจากการนับโฟตอนที่แท้จริงสามารถนับได้ถึง 10 240 โฟตอนหรือ 9 บิต x 20 เฟรมย่อยรูปที่ 15(b) แสดงภาพ HDR ที่ถ่ายที่ 250 fps;เนื่องจากการทำงานของชัตเตอร์ทั่วโลกและ HDR 20 เฟรมย่อย ไม่มีสิ่งแปลกปลอมในการเคลื่อนไหวแม้แต่กับพัดลมหมุน 225 รอบต่อนาทีการอนุมาน 20 เฟรมย่อยจะยับยั้งสิ่งประดิษฐ์ที่เคลื่อนไหวได้อย่างมีประสิทธิภาพ ดังแสดงในรูปที่ 15(c)SPAD ต้องการแรงดันไบแอสสูงประมาณ 20 V และการทริกเกอร์แบบพิกเซลขนานของเครื่องตรวจจับที่แรงดันไฟฟ้าต่ำพิกเซลของ SPAD ที่มีระยะพิทช์น้อยมักจะทำได้ยากเนื่องจากการแยกอุปกรณ์ระหว่างแรงดันไฟฟ้าที่จ่ายต่างกันอย่างไรก็ตาม โครงสร้างอุปกรณ์แบบซ้อนช่วยแยกชั้นลอจิก SPAD และ CMOS อย่างมีประสิทธิภาพ ซึ่งจะช่วยเร่งการพัฒนาการกำหนดค่าพิกเซลขนาดเล็กด้วย SPAD และฟังก์ชันเพิ่มเติม
รูปที่ 15. ผลการวัดการนับโฟตอน(a) ช่วงไดนามิกและอัตราส่วนสัญญาณต่อสัญญาณรบกวน(b) ภาพ HDR ที่จับได้(c) ภาพที่ถ่ายโดยมีการปราบปรามวัตถุเคลื่อนไหว
IV.การขยายความสามารถในการตรวจจับ
นอกเหนือจากช่วงไดนามิกที่เปิดตัวก่อนหน้านี้และความสามารถของชัตเตอร์ทั่วโลก เทคโนโลยีอุปกรณ์แบบซ้อนไม่เพียงแต่ปรับปรุงคุณภาพของภาพในสถาปัตยกรรมเซ็นเซอร์เท่านั้น แต่ยังปรับปรุงความสามารถในการรับรู้ เช่น ความลึกเชิงพื้นที่ การตรวจจับคอนทราสต์ชั่วคราว และการถ่ายภาพแสงที่มองไม่เห็น
ก. ความลึกเชิงพื้นที่
ตามที่อธิบายไว้ในส่วน III-C โครงสร้างอุปกรณ์แบบซ้อนที่มีการยึดเกาะแบบไฮบริด Cu-Cu เป็นวิธีที่มีแนวโน้มดีสำหรับเทคโนโลยี SPAD ที่ใช้งานได้จริงในการใช้งานที่หลากหลาย และลดระยะพิทช์พิกเซลของ SPAD ให้เหลือน้อยกว่า 10 µmเพื่อปรับปรุงประสิทธิภาพการตรวจจับโฟตอน (PDE) และลดครอสทอล์คแบบออปติคัลด้วยระยะพิทช์พิกเซลขนาดเล็ก อาร์เรย์พิกเซล BI SPAD ซึ่งรวมถึงการแยกร่องลึกเต็ม (FTI) และการเชื่อม Cu-Cu ได้รับการรายงานในปี 2020 ดังแสดงในรูปที่ 16 ใน SPAD แบบซ้อน BI โครงสร้าง อาร์เรย์พิกเซล SPAD เปิดรับแสงตกกระทบอย่างสมบูรณ์ และทรานซิสเตอร์พิกเซลทั้งหมดถูกนำไปใช้กับชิปด้านล่างFTI ที่ฝังด้วยโลหะช่วยระงับการครอสทอล์คด้วยพิกเซลที่อยู่ติดกันพิกเซล SPAD ระยะพิทช์ 10 µm มีชั้นซิลิกอนหนา 7 µm เพื่อปรับปรุงความไวของการวัดสเปกโทรสโกปีใกล้อินฟราเรด (NIR) และบรรลุ PDE ที่สูงมากกว่า 31.4% และ 14.2% ที่ 850 นาโนเมตร และ 940 นาโนเมตร ตามลำดับ
รูปที่ 16 โครงสร้างอุปกรณ์ SPAD(ก) FI SPAD(b) SPAD แบบซ้อน BI
ในปี พ.ศ. 2564 มีการรายงานเซ็นเซอร์เวลาบินโดยตรง (ToF) ขนาด 189 × 600 SPAD ที่ใช้ SPAD แบบ BI-stacked สำหรับระบบ LiDAR ของรถยนต์วงจรส่วนหน้าของพิกเซลทั้งหมดถูกนำมาใช้ในชิปต้นแบบภายใต้อาร์เรย์ SPAD ดังแสดงในรูปที่ 17 ในระบบ LiDAR เมื่อได้รับพัลส์เลเซอร์สะท้อนกลับ SPAD จะสร้างทริกเกอร์พัลส์ด้วยเวลาตาย 6 ns และ ส่งไปยังตัวแปลงเวลาเป็นดิจิทัล (TDC)ชิปด้านบนและด้านล่างใช้กระบวนการ SPAD 90 นาโนเมตรและ CMOS 40 นาโนเมตรที่มีชั้นทองแดง 10 ชั้นตามลำดับเนื่องจากโครงสร้างที่ซ้อนกัน เซ็นเซอร์จึงมีวงจรตรวจจับโดยบังเอิญ TDC และตัวประมวลผลสัญญาณดิจิทัล (DSP) เป็นส่วนประกอบสำคัญสำหรับการตรวจจับความลึกเซ็นเซอร์ ToF โดยตรงแสดงความแม่นยำของระยะทาง 30 ซม. ในช่วงขยายสูงสุด 200 ม. ทำให้สามารถตรวจจับวัตถุที่มีการสะท้อนแสง 95% ในแสงแดดที่ 117k ลักซ์
รูปที่ 17. BI ซ้อน SPAD พร้อมเซ็นเซอร์ความลึก ToF โดยตรง
โครงสร้าง SPAD แบบซ้อน BI เป็นความก้าวหน้าในการถ่ายภาพตาม SPAD และการตรวจจับความลึกด้วยคุณสมบัติที่ได้รับการปรับปรุงโครงสร้างสแต็ก BI ช่วยเพิ่มประสิทธิภาพควอนตัมและแยก SPAD และวงจรออกเป็นชั้นซิลิกอนที่เหมาะสมที่สุดเมื่อเทียบกับพิกเซลทั่วไปที่วางวงจรไว้ข้างๆ SPAD แต่ละอันดังนั้น การใช้งานแบบซ้อนเอาชนะข้อจำกัดดั้งเดิมของเซ็นเซอร์ SPAD และเหมาะสำหรับการใช้งานที่หลากหลายยิ่งขึ้น
B. การตรวจจับความเปรียบต่างของเวลา
เซ็นเซอร์ภาพตามเหตุการณ์ (EVS) ตรวจจับคอนทราสต์ชั่วคราวพิกเซลเดียวเหนือเกณฑ์สัมพัทธ์ที่กำหนดไว้ล่วงหน้าเพื่อติดตามวิวัฒนาการชั่วคราวของการเปลี่ยนแปลงแสงสัมพัทธ์และกำหนดจุดสุ่มตัวอย่างสำหรับการวัดระดับพิกเซลแบบไร้กรอบของความเข้มสัมบูรณ์นับตั้งแต่มีการรายงาน EVS ครั้งแรกในปี พ.ศ. 2549 มีการเสนอแอปพลิเคชันจำนวนมากที่ใช้ EVS เช่น วิชันซิสเต็มความเร็วสูงและพลังงานต่ำเนื่องจากความแม่นยำชั่วคราวของข้อมูลที่บันทึกไว้ การปราบปรามความซ้ำซ้อนชั่วคราวโดยธรรมชาติซึ่งส่งผลให้ต้นทุนหลังการประมวลผลลดลง และ หลากหลายในสถานการณ์การทำงานของ DRแม้ว่าขนาดพิกเซลจะลดลงเหลือ 9 µm ในปี 2019 ผ่านโครงสร้าง BI แต่ EVS ก็ประสบปัญหาจากขนาดพิกเซลที่ใหญ่และมักมีความละเอียดที่น้อยเนื่องจากการประมวลผลสัญญาณแอนะล็อกระดับพิกเซลที่กว้างขวางดังนั้น EVS จึงได้รับประโยชน์จากความก้าวหน้าในโครงสร้างอุปกรณ์แบบซ้อนที่มีการเชื่อมต่อ Cu-Cu ในระดับพิกเซล
1280 × 720 4.86-µm ระยะพิทช์พิกเซล BI-stacked EVS ถูกรายงานในปี 2020 รูปที่ 18 แสดงแผนภาพบล็อกพิกเซลของฟังก์ชันการตรวจจับคอนทราสต์ (CD) และแผนผังของอินเทอร์เฟซการอ่านข้อมูลแบบอะซิงโครนัสในพิกเซลและบล็อกลอจิกสถานะโฟโตเคอร์เรนต์จะถูกแปลงเป็นสัญญาณแรงดันไฟ Vlog และการเปลี่ยนแปลงคอนทราสต์ได้จากการมอดูเลตเดลต้าแบบอะซิงโครนัส (ADM) ที่ตรวจพบโดยใช้ตัวเปรียบเทียบการข้ามระดับEVS แบบซ้อน BI ในรูปที่ 19(a) บรรลุการประทับเวลาระดับแถว 1-µs อัตราเหตุการณ์สูงสุด 1.066 พันล้านเหตุการณ์ต่อวินาที (eps) และไปป์ไลน์การจัดรูปแบบข้อมูล 35 nW/พิกเซล และ 137 pJ/เหตุการณ์ สำหรับ แอพพลิเคชั่นวิชันซิสเต็มความเร็วสูงและใช้พลังงานต่ำรูปที่ 19(b) แสดงการทำงานของเซ็นเซอร์สำหรับบางตัวอย่างการใช้งานการบันทึกฉากการจราจรประมาณ 1 ลักซ์แสดงให้เห็นถึงความไวต่อคอนทราสต์ในที่แสงน้อยความแม่นยำชั่วขณะในระดับสูงจากพิกเซลที่มีความหน่วงต่ำและการดำเนินการอ่านข้อมูลความเร็วสูงช่วยให้เซ็นเซอร์สามารถถอดรหัสรูปแบบแสงที่มีโครงสร้างแบบเข้ารหัสเวลาในแอปพลิเคชันการตรวจจับความลึก 3 มิติรูปที่ 20 แสดงแนวโน้มของระยะพิทช์พิกเซลใน EVSเนื่องจากเทคโนโลยีอุปกรณ์แบบซ้อน ทำให้ขนาดพิกเซลของ EVS ต่ำกว่าระยะพิทช์ 5 µm สำหรับกรณีการใช้งานจริงของเมกะพิกเซล
รูปที่ 18. แผนภาพบล็อกพิกเซลของ EVS
รูปที่ 19. BI-stacked EVS และตัวอย่างการใช้งาน(ก) ไมโครกราฟของชิป(b) ตัวอย่างการสมัคร
C. การถ่ายภาพด้วยแสงที่มองไม่เห็น
เทคโนโลยีอุปกรณ์แบบเรียงซ้อนยังอำนวยความสะดวกในการถ่ายภาพแสงที่มองไม่เห็นโดยใช้ตัวตรวจจับแสงที่ไม่ใช่ซิลิกอนในการผสานการทำงานแบบไฮบริดตัวอย่างของเครื่องตรวจจับแสงที่ไม่ใช่ซิลิกอนที่มีการผสานรวมแบบไฮบริด ได้แก่ เครื่องตรวจจับแสง InGaAs, เครื่องตรวจจับแสง Ge-on-Si และฟิล์มนำแสงอินทรีย์ในส่วนนี้ จะสรุปผลลัพธ์ล่าสุดของเซ็นเซอร์ InGaAs โดยใช้การเชื่อมแบบไฮบริด Cu-Cu
ความต้องการสำหรับการถ่ายภาพในช่วงอินฟราเรดคลื่นสั้น (SWIR) (เช่น ความยาวคลื่นระหว่าง 1,000 ถึง 2000 นาโนเมตร) ได้เพิ่มขึ้นสำหรับการใช้งานในอุตสาหกรรม วิทยาศาสตร์ การแพทย์ และการรักษาความปลอดภัยอุปกรณ์ InGaAs ถูกใช้ในเซ็นเซอร์ SWIR เนื่องจากคุณสมบัติการดูดซับในช่วง SWIR ไม่สามารถครอบคลุมโดยอุปกรณ์ที่ใช้ซิลิกอนในเซ็นเซอร์ InGaAs แบบเดิม แต่ละพิกเซลของอาร์เรย์โฟโตไดโอด (PDA) เชื่อมต่อกับวงจรรวมการอ่านข้อมูล (ROIC) ผ่านฟลิปชิปไฮบริดโดยใช้การกระแทกโครงสร้างนี้มักทำให้การสร้างอาร์เรย์พิกเซลพิทช์ละเอียดซับซ้อนขึ้นเนื่องจากความสามารถในการปรับขนาดของการกระแทกที่จำกัดในปี 2019 เซ็นเซอร์ภาพ InGaAs ได้เปิดตัวโดยที่พิกเซล 5µm แต่ละพิกเซลของ PDA เชื่อมต่อกับ ROIC โดยใช้การเชื่อม Cu-CuInGaAs/InP heterostructures ถูกปลูกแบบ epitaxially บนพื้นผิว InP ขนาดเล็กที่มีจำหน่ายในท้องตลาดที่มีเส้นผ่านศูนย์กลางน้อยกว่า 4 ดังแสดงในรูปที่ 21 แผ่นเวเฟอร์ InGaAs/InP แบบ epitaxial จะถูกหั่นเป็นชิปและถ่ายโอนไปยังแผ่นเวเฟอร์ซิลิกอนขนาดใหญ่โดยใช้ III-V die-to-silicon กระบวนการ.หลังจากการประดิษฐ์ของแผ่นรอง Cu แล้ว III-V/Si heterowafer ใช้การเชื่อม Cu-Cu เพื่อเชื่อมต่อแต่ละพิกเซล III-V กับ ROIC ด้วยการผสมผสาน ROICรูปที่ 22 แสดงแนวโน้มระยะพิทช์สัมผัสสำหรับการกระแทกแบบ flip-chip และการเชื่อม Cu-Cu สำหรับเซ็นเซอร์ InGaAsไฮบริดชิปแบบพลิกโดยใช้การกระแทก ซึ่งเป็นวิธีการดั้งเดิมในการผลิตเซ็นเซอร์ InGaAs ไม่เหมาะสำหรับการลดขนาดพิกเซลเนื่องจากระยะขอบของกระบวนการแคบและการทำซ้ำได้ไม่ดีอย่างไรก็ตาม การผสมพันธุ์ Cu-Cu ถูกใช้สำหรับการผลิตจำนวนมากของเซ็นเซอร์ภาพ CMOS ที่ให้
