ส่งข้อความ

503 Service Temporarily Unavailable 503 Service Temporarily Unavailable nginx

March 11, 2021

การผลิต Bits: DRAM Substrate (แบรนด์ HOREXS)

ในการประชุม International Electron Devices Meeting (IEDM) ปี 2020 เมื่อเร็ว ๆ นี้ Imec ได้นำเสนอบทความเกี่ยวกับสถาปัตยกรรมเซลล์ DRAM แบบใหม่ที่ไม่มีตัวเก็บประจุ

DRAM ใช้สำหรับหน่วยความจำหลักในระบบและอุปกรณ์ที่ทันสมัยที่สุดในปัจจุบันใช้กระบวนการประมาณ 18 นาโนเมตรถึง 15 นาโนเมตรขีด จำกัด ทางกายภาพสำหรับ DRAM อยู่ที่ประมาณ 10 นาโนเมตร

DRAM นั้นขึ้นอยู่กับสถาปัตยกรรมเซลล์หน่วยความจำหนึ่งทรานซิสเตอร์หนึ่งตัวเก็บประจุ (1T1C)ปัญหาคือการปรับขนาดหรือลดขนาดตัวเก็บประจุในแต่ละโหนดทำได้ยากขึ้น

"การปรับขนาดความทรงจำ 1T1C DRAM แบบดั้งเดิมให้เกินความหนาแน่นของแม่พิมพ์ 32Gb นั้นเผชิญกับความท้าทายที่สำคัญสองประการ" ตาม Imec“ ประการแรกความยากลำบากในการปรับขนาดทรานซิสเตอร์อาร์เรย์แบบ Si ทำให้ยากที่จะรักษาความต้านทานกระแสไฟฟ้านอกกระแสและโลกที่ต้องการด้วยขนาดเซลล์ที่ลดลงประการที่สองการผสานรวม 3 มิติและความสามารถในการปรับขนาด - เส้นทางที่ดีที่สุดสู่ DRAM ความหนาแน่นสูง - ถูก จำกัด โดยความต้องการตัวเก็บประจุในการจัดเก็บ "

ในการวิจัยและพัฒนาอุตสาหกรรมกำลังดำเนินการกับเทคโนโลยีหน่วยความจำรุ่นต่อไปต่างๆเพื่อแทนที่ DRAMจากนั้นบางส่วนกำลังหาวิธีขยาย DRAM ในปัจจุบันโดยใช้วัสดุใหม่ ๆ

ตัวอย่างเช่น Imec ได้คิดค้นสถาปัตยกรรมเซลล์ DRAM ที่ใช้ทรานซิสเตอร์ฟิล์มบางอินเดียม - แกลเลียม - สังกะสี - ออกไซด์ (IGZO-TFT) สองตัวและไม่มีตัวเก็บประจุเซลล์ DRAM ในการกำหนดค่า 2T0C (2 ทรานซิสเตอร์ 0 ตัวเก็บประจุ) แสดงเวลาการเก็บรักษานานกว่า 400 วินาทีสำหรับขนาดเซลล์ที่ต่างกันซึ่งจะช่วยลดอัตราการรีเฟรชและการใช้พลังงานของหน่วยความจำ

ความสามารถในการประมวลผล IGZO-TFT ในสายการผลิต back-end-of-line (BEOL) ช่วยลดรอยเท้าของเซลล์และเปิดความเป็นไปได้ในการซ้อนเซลล์แต่ละเซลล์

“ นอกจากเวลาเก็บรักษาที่ยาวนานแล้ว DRAM เซลล์ที่ใช้ IGZO-TFT ยังมีข้อได้เปรียบหลักประการที่สองเหนือเทคโนโลยี DRAM ในปัจจุบันซึ่งแตกต่างจาก Si ทรานซิสเตอร์ IGZO-TFT สามารถประดิษฐ์ได้ที่อุณหภูมิค่อนข้างต่ำและเข้ากันได้กับการประมวลผลของ BEOLสิ่งนี้ช่วยให้เราสามารถย้ายรอบนอกของเซลล์หน่วยความจำ DRAM ภายใต้อาร์เรย์หน่วยความจำซึ่งจะช่วยลดรอยเท้าของหน่วยความจำได้อย่างมากนอกจากนี้การประมวลผล BEOL ยังเปิดเส้นทางไปสู่การซ้อนเซลล์ DRAM แต่ละเซลล์ด้วยเหตุนี้จึงเปิดใช้สถาปัตยกรรม 3D-DRAMโซลูชันที่ก้าวล้ำของเราจะช่วยฉีกกำแพงหน่วยความจำที่เรียกว่าช่วยให้ความทรงจำ DRAM ยังคงมีบทบาทสำคัญในการใช้งานแอพพลิเคชั่นเช่นคลาวด์คอมพิวติ้งและปัญญาประดิษฐ์” Gouri Sankar Kar ผู้อำนวยการโครงการของ Imec กล่าว

14 นาโนเมตร STT-MRAM
นอกจากนี้ที่ IEDM ไอบีเอ็มยังได้นำเสนอบทความเกี่ยวกับเทคโนโลยี MRAM (STT-MRAM) แบบสปินโอน - ทอร์กแบบฝังตัวแรกของโลกที่โหนดกระบวนการ CMOS 14 นาโนเมตร

เทคโนโลยี STT-MRAM ของไอบีเอ็มได้รับการออกแบบมาสำหรับแอปพลิเคชันหน่วยความจำแบบฝังและแคชในมือถือหน่วยเก็บข้อมูลและระบบอื่น ๆ

เทคโนโลยีหน่วยความจำยุคใหม่ STT-MRAM มีความน่าสนใจเนื่องจากมีความเร็วของ SRAM และความไม่ผันผวนของแฟลชพร้อมความทนทานที่ไม่ จำกัดSTT-MRAM เป็นสถาปัตยกรรมทรานซิสเตอร์ตัวเดียวที่มีเซลล์หน่วยความจำทางแยกอุโมงค์แม่เหล็ก (MTJ)ใช้แม่เหล็กของการหมุนของอิเล็กตรอนเพื่อให้มีคุณสมบัติไม่ระเหยในชิปฟังก์ชันเขียนและอ่านใช้เส้นทางขนานเดียวกันในเซลล์ MTJ

STT-MRAM มีสองประเภทคือชิปแบบสแตนด์อโลนและแบบฝังSTT-MRAM แบบสแตนด์อโลนกำลังจัดส่งและใช้ในไดรฟ์โซลิดสเตทขององค์กร (SSD)

STT-MRAM มีเป้าหมายเพื่อแทนที่หน่วยความจำแฟลช NOR ที่ฝังอยู่ในปัจจุบันในไมโครคอนโทรลเลอร์ (MCU) และชิปอื่น ๆSTT-MRAM ยังเหมาะสำหรับแอปพลิเคชันหน่วยความจำแคช

MCU ในปัจจุบันรวมส่วนประกอบต่างๆไว้ในชิปเดียวกันเช่นหน่วยประมวลผลกลาง (CPU), SRAM, หน่วยความจำแบบฝังและอุปกรณ์ต่อพ่วงหน่วยความจำในตัวใช้สำหรับจัดเก็บโค้ดซึ่งจะบู๊ตอุปกรณ์และอนุญาตให้เรียกใช้โปรแกรมต่างๆหน่วยความจำแบบฝังตัวที่พบมากที่สุดประเภทหนึ่งเรียกว่าหน่วยความจำแฟลช NORหน่วยความจำแฟลช NOR นั้นทนทานและใช้งานได้กับแอพพลิเคชั่นแบบฝัง

แต่ NOR กำลังหมดแรงและยากที่จะปรับขนาดให้เกินโหนด 28 นาโนเมตร / 22 นาโนเมตรนอกจากนี้ NOR หรือ eFlash ที่ฝังอยู่ก็มีราคาแพงเกินไปสำหรับโหนดขั้นสูง

นั่นคือสิ่งที่ STT-MRAM เหมาะ - มันจะแทนที่ฝัง NOR ที่ 28 นาโนเมตร / 22 นาโนเมตรขึ้นไป“ อย่างไรก็ตามแอปพลิเคชันขั้นสูงเหล่านี้ถูก จำกัด โดยความท้าทายหลักสองประการ ได้แก่ 1) การปรับปรุงประสิทธิภาพ MTJ เพื่อลดกระแสการเขียนในขณะที่ควบคุมการกระจายและ 2) การเพิ่มวงจร MRAM / CMOS และความหนาแน่นของเซลล์สำหรับการปรับขนาดโหนดขั้นสูงผลงานชั้นนำก่อนหน้านี้ทั้งหมดอยู่ที่โหนด 28 นาโนเมตร - 22 นาโนเมตรได้เน้นย้ำถึงความท้าทายในการรวม MTJs ระยะเสียงแน่นภายในพื้นที่แนวตั้งสั้น ๆ ระหว่างระดับโลหะ BEOL ซึ่งเป็นความท้าทายที่ป้องกันไม่ให้ eMRAM โหนด 14 นาโนเมตรได้รับการพัฒนา” แดเนียลเอเดลสไตน์กล่าว ซึ่งเป็นเพื่อนร่วมงานของไอบีเอ็มคนอื่น ๆ มีส่วนช่วยในการทำงาน

“ ที่นี่เราสาธิตเทคโนโลยี eMRAM โหนด 14 นาโนเมตรตัวแรกการใช้มาโคร eMRAM ขนาด 2Mb ทำให้เราได้การผสานรวมที่ระยะพิทช์ MTJ ที่แน่น (160 นาโนเมตร) ซึ่งพอดีกับแนวตั้งระหว่าง M1 และ M2ตำแหน่งนี้ช่วยเพิ่มประสิทธิภาพวงจร eMRAM ให้สูงสุดโดยการกำจัดปรสิต BEOL ที่ซ้อนกันและลดขนาดชิปและค่าใช้จ่ายโดยการล้างรางสายไฟด้านบนสำหรับลอจิกและลดจำนวนระดับทั้งหมดในการเดินสายอาร์เรย์ขนาดใหญ่ (ซึ่งอาจต้องมีระดับ n + 3 Cu สำหรับ MTJ ที่วางไว้บน ระดับ Mn ดังนั้นข้อได้เปรียบของ n = 1)เราแสดงให้เห็นถึงฟังก์ชันการอ่านและเขียนรวมถึงประสิทธิภาพการเขียนลงไปที่ 4ns และแสดงให้เห็นว่าสามารถเพิ่มโมดูลกระบวนการ eMRAM ได้ในขณะที่ยังคงรักษาข้อกำหนดด้านความน่าเชื่อถือของตรรกะ BEOL ไว้ได้

“ นวัตกรรมกระบวนการหน่วยหลายอย่างช่วยให้สามารถผสานรวมนี้ได้รวมถึงอิเล็กโทรดด้านล่างแบบไมโครสตั๊ด (μ-stud) แบบใหม่ (BEL) การควบคุมโปรไฟล์ที่ละเอียดของการสร้างลวดลาย MTJ และฟิล์มอิเล็กทริกการทำโลหะ BEL / MTJ ที่ได้รับการปรับให้เหมาะสมที่สุด -k planarization ในพื้นที่อาร์เรย์และลอจิก” เขากล่าว

ReRAM ที่ไม่เหมาะ
CEA-Leti ได้แสดงให้เห็นถึงเทคนิคการเรียนรู้ของเครื่องที่ใช้ประโยชน์จากลักษณะ "ไม่เหมาะ" ของแรม (ReRAM) ที่เป็นตัวต้านทาน

นักวิจัยได้เอาชนะอุปสรรคหลายประการในการพัฒนาอุปกรณ์ที่ใช้ ReRAM เพื่อการประมวลผลที่ล้ำหน้า

ชุดย่อยของ AI การเรียนรู้ของเครื่องใช้เครือข่ายประสาทเทียมในระบบโครงข่ายประสาทเทียมจะบีบอัดข้อมูลและระบุรูปแบบในระบบจากนั้นจะจับคู่รูปแบบบางอย่างและเรียนรู้ว่าแอตทริบิวต์ใดมีความสำคัญ

ในขณะเดียวกัน ReRAM ก็เป็นประเภทหน่วยความจำยุคหน้าเช่นกันReRAM มีเวลาแฝงในการอ่านที่ต่ำกว่าและประสิทธิภาพในการเขียนเร็วกว่าหน่วยความจำแฟลชในปัจจุบันใน ReRAM แรงดันไฟฟ้าจะถูกนำไปใช้กับกองวัสดุทำให้เกิดการเปลี่ยนแปลงความต้านทานที่บันทึกข้อมูลในหน่วยความจำ

อย่างไรก็ตาม ReRAM เป็นเรื่องยากที่จะพัฒนามีเพียงไม่กี่รายเท่านั้นที่มีการจัดส่งชิ้นส่วนในตลาดยังมีประเด็นอื่น ๆ“ แนวทางปัจจุบันมักใช้อัลกอริธึมการเรียนรู้ที่ไม่สามารถปรับให้เข้ากันได้กับความไม่สมบูรณ์แบบภายในของหน่วยความจำตัวต้านทานโดยเฉพาะอย่างยิ่งความแปรปรวนแบบวงจรต่อวงจร” Thomas Dalgaty จาก CEA-Leti ใน Nature Electronics วารสารด้านเทคโนโลยีกล่าว

“ ที่นี่เรารายงานโครงการแมชชีนเลิร์นนิงที่ใช้ประโยชน์จากความแปรปรวนของเมมริสเตอร์เพื่อใช้การสุ่มตัวอย่างแบบมอนติคาร์โลเชนของมาร์คอฟในอุปกรณ์ 16,384 อุปกรณ์ที่กำหนดค่าเป็นแบบจำลองการเรียนรู้ของเครื่องแบบเบย์” ดัลกาตีกล่าว“ วิธีการของเราแสดงให้เห็นถึงความทนทานต่อการย่อยสลายของอุปกรณ์ที่ความทนทานสิบล้านรอบและจากการจำลองวงจรและระดับระบบพลังงานทั้งหมดที่ต้องใช้ในการฝึกโมเดลนั้นคาดว่าจะเป็นไปตามลำดับของไมโครจูลซึ่งโดยเฉพาะอย่างยิ่งต่ำกว่าในการเสริม วิธีที่ใช้โลหะ - ออกไซด์ - เซมิคอนดักเตอร์ (CMOS)” (จาก Mark LaPedus)

รายละเอียดการติดต่อ