ฮอเร็กซ์ กรุ๊ป
November 13, 2020
HOREXS เป็นหนึ่งในผู้ผลิต PCB พื้นผิว IC ที่มีชื่อเสียงในประเทศจีนซึ่งเกือบทั้งหมดของ pcb ใช้สำหรับแพ็คเกจ IC / การทดสอบการประกอบ IC
บ้านบรรจุภัณฑ์กำลังเตรียมแพ็คเกจ IC ขั้นสูงรุ่นต่อไปปูทางไปสู่การออกแบบชิประดับระบบใหม่และเป็นนวัตกรรมใหม่
แพ็คเกจเหล่านี้ประกอบด้วยเทคโนโลยี 2.5D / 3D เวอร์ชันใหม่ชิปเล็ตพัดลมเอาท์และแม้แต่บรรจุภัณฑ์แบบเวเฟอร์ประเภทแพ็กเกจที่ระบุอาจมีหลายรูปแบบตัวอย่างเช่นผู้ขายกำลังพัฒนาแพ็กเกจ Fan-Out ใหม่โดยใช้เวเฟอร์และแผงควบคุมหนึ่งคือการรวมพัดลมเข้ากับสะพานซิลิกอน
เป็นภูมิทัศน์ที่สับสนกับ Buzzwords มากมายและตัวเลือกมากมายเกินไปอย่างไรก็ตามเทคโนโลยีใหม่บางอย่างกำลังเพิ่มขึ้นในขณะที่เทคโนโลยีอื่น ๆ ยังคงอยู่ในห้องทดลองบางคนจะไม่นำออกจากห้องปฏิบัติการเนื่องจากเหตุผลทางเทคนิคและค่าใช้จ่าย
บรรจุภัณฑ์ขั้นสูงไม่ใช่เรื่องใหม่หลายปีที่ผ่านมาอุตสาหกรรมนี้ได้ประกอบดายซับซ้อนในบรรจุภัณฑ์ในตัวอย่างเดียวผู้ขายจะรวม ASIC และ DRAM stack ไว้ในแพ็คเกจขั้นสูงซึ่งจะช่วยเพิ่มแบนด์วิดท์หน่วยความจำในระบบโดยทั่วไปแล้วแพ็คเกจขั้นสูงเหล่านี้และอื่น ๆ ส่วนใหญ่จะใช้สำหรับแอปพลิเคชันระดับไฮเอนด์ที่มุ่งเน้นเฉพาะเนื่องจากต้นทุน
แม้ว่าเมื่อเร็ว ๆ นี้อุตสาหกรรมได้มองว่าบรรจุภัณฑ์ขั้นสูงเป็นตัวเลือกหลักสำหรับการออกแบบชิปตามเนื้อผ้าเพื่อความก้าวหน้าในการออกแบบอุตสาหกรรมจะพัฒนา ASIC หรือ system-on-a-chip (SoC)สำหรับสิ่งนี้คุณจะลดขนาดฟังก์ชันที่แตกต่างกันในแต่ละโหนดและบรรจุลงในแม่พิมพ์เสาหินแต่แนวทางนี้มีความซับซ้อนและมีราคาแพงขึ้นในแต่ละโหนดในขณะที่บางคนจะเดินตามเส้นทางนี้ แต่หลายคนกำลังมองหาทางเลือกอื่นเช่นบรรจุภัณฑ์ขั้นสูง
สิ่งที่แตกต่างคือผู้ขายกำลังพัฒนาแพ็คเกจใหม่และมีความสามารถมากขึ้นในบางกรณีแพ็คเกจขั้นสูงเหล่านี้ยังเลียนแบบ SoC แบบเดิมที่มีต้นทุนต่ำกว่าบางคนเรียกสิ่งเหล่านี้ว่า“ Virtual SoCs”
“ เป็นเวลาหลายปีที่เส้นทางหลักของอุตสาหกรรมสำหรับฟังก์ชันการทำงานและประสิทธิภาพที่เพิ่มขึ้นคือการปรับขนาดโหนดตามการรวม SoC” Eelco Bergman ผู้อำนวยการอาวุโสฝ่ายขายและการพัฒนาธุรกิจของ ASE กล่าว“ ตอนนี้ด้วยอุตสาหกรรมที่ก้าวไปไกลกว่า 16 นาโนเมตร / 14 นาโนเมตรเราเริ่มเห็นความสนใจในการแยกชิ้นส่วนแม่พิมพ์มากขึ้นไม่ว่าจะเป็นเหตุผลด้านผลผลิตและต้นทุนเหตุผลในการเพิ่มประสิทธิภาพการทำงานหรือเหตุผลในการใช้ IP ซ้ำการแบ่งพาร์ติชัน IC ทำให้เกิดความจำเป็นในการรวมที่แตกต่างกันอย่างไรก็ตามแทนที่จะเกิดการบูรณาการในระดับ SoC ขณะนี้ได้รับแรงหนุนจากเทคโนโลยีบรรจุภัณฑ์และความสามารถในการสร้าง SoC เสมือนจริงจากชิ้นส่วนของซิลิกอนที่แตกต่างกัน”
ในขณะเดียวกันในการประชุม IEEE Electronic Components and Technology Conference (ECTC) เมื่อเร็ว ๆ นี้เช่นเดียวกับงานอื่น ๆ บ้านบรรจุภัณฑ์องค์กร R&D และมหาวิทยาลัยได้นำเสนอเอกสารจำนวนมากซึ่งเป็นจุดสูงสุดของสิ่งต่อไปในบรรจุภัณฑ์ขั้นสูงได้แก่ :
SPIL ซึ่งเป็นส่วนหนึ่งของ ASE ได้อธิบายถึงเทคโนโลยี Fan-out โดยใช้ซิลิกอนบริดจ์Fan-out ใช้เพื่อรวมแม่พิมพ์ไว้ในแพ็คเกจและบริดจ์ให้การเชื่อมต่อจากแม่พิมพ์หนึ่งไปยังอีกชิ้นหนึ่ง
TSMC เปิดเผยรายละเอียดเพิ่มเติมเกี่ยวกับเทคโนโลยีการผสานรวม 3 มิติเวอร์ชันหนึ่งเชื่อมโยงหน่วยความจำและตรรกะในสถาปัตยกรรม 3 มิติแบบชั้นสำหรับแอปพลิเคชันคอมพิวเตอร์ในหน่วยความจำ
GlobalFoundries นำเสนอกระดาษบนบรรจุภัณฑ์ 3 มิติโดยใช้เทคนิคการเชื่อมแบบใหม่โรงหล่ออื่น ๆ กำลังดำเนินการเช่นกัน
MIT และ TSMC นำเสนอเอกสารเกี่ยวกับบรรจุภัณฑ์แบบเวเฟอร์
โดยทั่วไปแล้วเป็นประเภทแพ็คเกจแบบดั้งเดิมมากกว่าหลายสิ่งเหล่านี้เปิดใช้งานชิปเล็ตที่เรียกว่าChiplets ไม่ใช่ประเภทบรรจุภัณฑ์ต่อชิ้นแต่เป็นส่วนหนึ่งของสถาปัตยกรรมหลายกระเบื้องด้วยชิปเล็ตผู้ผลิตชิปอาจมีเมนูของแม่พิมพ์แบบโมดูลาร์หรือชิปเล็ตในไลบรารีลูกค้าสามารถผสมและจับคู่ชิปเล็ตและเชื่อมต่อโดยใช้โครงร่างการเชื่อมต่อระหว่างกันแบบตายต่อตายChiplets อาจอยู่ในประเภทแพ็คเกจที่มีอยู่หรือสถาปัตยกรรมใหม่
การสร้างแฟนคลับ
บรรจุภัณฑ์ IC เป็นส่วนสำคัญของกระบวนการเซมิคอนดักเตอร์โดยทั่วไปหลังจากที่ผู้ผลิตชิปประมวลผลเวเฟอร์ใน fab แม่พิมพ์บนเวเฟอร์จะถูกหั่นเป็นสี่เหลี่ยมลูกเต๋าและรวมอยู่ในบรรจุภัณฑ์บรรจุภัณฑ์ห่อหุ้มชิปเพื่อป้องกันไม่ให้เกิดความเสียหายนอกจากนี้ยังมีการเชื่อมต่อไฟฟ้าจากอุปกรณ์ไปยังบอร์ด
มีประเภทแพ็คเกจมากมายเหลือเฟือในตลาดและแต่ละประเภทมีไว้สำหรับการใช้งานเฉพาะวิธีหนึ่งในการแบ่งส่วนตลาดบรรจุภัณฑ์คือตามประเภทการเชื่อมต่อซึ่งรวมถึงลวดบอนด์ฟลิปชิปบรรจุภัณฑ์ระดับเวเฟอร์ (WLP) และผ่านซิลิคอนวีอัส (TSV)การเชื่อมต่อระหว่างกันใช้เพื่อเชื่อมต่อหนึ่งดายกับอีกอันหนึ่งTSV มีจำนวน I / O สูงสุดตามด้วย WLP ฟลิปชิปและไวร์บอนด์
รูปที่ 1: เทคโนโลยีแพ็คเกจเทียบกับแอปพลิเคชันที่มา: ASE
บางส่วน 75% ถึง 80% ของแพ็คเกจในปัจจุบันขึ้นอยู่กับการเชื่อมลวดซึ่งเป็นเทคโนโลยีที่เก่ากว่าตามข้อมูลของ TechSearchการพัฒนาในปี 1950 เครื่องเชื่อมลวดเย็บชิปหนึ่งไปยังชิปหรือวัสดุพิมพ์อื่นโดยใช้สายไฟเส้นเล็ก ๆการเชื่อมแบบลวดใช้สำหรับแพ็คเกจรุ่นเก่าราคาประหยัดแพ็คเกจระดับกลางและการเรียงซ้อนหน่วยความจำ
Flip-chip คือการเชื่อมต่อระหว่างกันที่ได้รับความนิยมอีกประเภทหนึ่งที่ใช้กับแพ็คเกจหลายประเภทในฟลิปชิปจะมีทะเลทองแดงเล็ก ๆ กระแทกอยู่ด้านบนของชิปโดยใช้อุปกรณ์ต่างๆอุปกรณ์ถูกพลิกและติดตั้งบนแม่พิมพ์หรือบอร์ดแยกต่างหากกระแทกลงบนแผ่นทองแดงทำให้เกิดการเชื่อมต่อทางไฟฟ้า
ในขณะเดียวกัน WLP จะบรรจุแม่พิมพ์ในขณะที่อยู่ในรูปแบบคล้ายเวเฟอร์แพ็คเกจ WLP หลักสองประเภทคือแพ็คเกจขนาดชิป (CSP) และพัดลมเอาท์CSP บางครั้งเรียกว่า fan-in
แพ็คเกจ Fan-in และ Fan-Out ใช้ในแอพพลิเคชั่นสำหรับผู้บริโภคอุตสาหกรรมและมือถือFan-out ถือเป็นแพ็คเกจขั้นสูงในตัวอย่างหนึ่งของ Fan-out DRAM die จะซ้อนอยู่บนชิปลอจิกในแพ็คเกจ
“ บรรจุภัณฑ์ขั้นสูงเป็นชุดเทคโนโลยีที่หลากหลายที่ช่วยให้เราสามารถย่อขนาดบรรจุภัณฑ์ได้” Cliff McCold นักวิทยาศาสตร์ด้านการวิจัยของ Veeco กล่าวในการนำเสนอที่ ECTC“ (บรรจุภัณฑ์ระดับเวเฟอร์) ช่วยให้เราสามารถสร้างการเชื่อมต่อแบบสองมิติที่มีขนาดเล็กลงซึ่งกระจายเอาต์พุตของแม่พิมพ์ซิลิกอนไปยังพื้นที่ที่กว้างขึ้นทำให้มีความหนาแน่น I / O สูงขึ้นแบนด์วิธที่สูงขึ้นและประสิทธิภาพที่สูงขึ้นสำหรับอุปกรณ์สมัยใหม่ข้อเสียของบรรจุภัณฑ์ระดับเวเฟอร์คือมีราคาแพงกว่าการเชื่อมแบบลวดแต่ที่สำคัญคือมันเปิดใช้งานแพ็กเกจขนาดเล็กและอุปกรณ์ขนาดเล็กซึ่งมีความสำคัญอย่างยิ่งสำหรับอุปกรณ์เคลื่อนที่ยุคใหม่เช่นสมาร์ทโฟน”
โดยทั่วไปในการไหลของพัดลมออกเวเฟอร์จะถูกประมวลผลในรูปแบบแฟบชิปบนเวเฟอร์จะถูกหั่นสี่เหลี่ยมลูกเต๋าและวางไว้ในโครงสร้างคล้ายเวเฟอร์ซึ่งเต็มไปด้วยส่วนผสมของแม่พิมพ์อีพ็อกซี่เรียกว่าเวเฟอร์ที่สร้างขึ้นใหม่
จากนั้นใช้การพิมพ์หินและอุปกรณ์อื่น ๆ ชั้นการแจกจ่ายซ้ำ (RDL) จะถูกสร้างขึ้นภายในสารประกอบRDL คือเส้นเชื่อมโลหะทองแดงหรือร่องรอยที่เชื่อมต่อส่วนหนึ่งของบรรจุภัณฑ์เข้ากับอีกส่วนหนึ่งด้วยระบบไฟฟ้าRDLs วัดตามเส้นและช่องว่างซึ่งอ้างถึงความกว้างและระยะห่างของรอยโลหะ
มีความท้าทายหลายประการเกี่ยวกับการขยายวงกว้างในระหว่างการไหลโครงสร้างคล้ายเวเฟอร์มีแนวโน้มที่จะบิดเบี้ยวจากนั้นเมื่อฝังแม่พิมพ์ในสารประกอบพวกมันมักจะเคลื่อนที่ทำให้เกิดผลกระทบที่ไม่ต้องการที่เรียกว่าการเปลี่ยนแม่พิมพ์สิ่งนี้ส่งผลกระทบต่อผลผลิต
ที่ ECTC Onto Innovation ได้นำเสนอบทความเกี่ยวกับเทคโนโลยีที่สามารถลดการเปลี่ยนแม่พิมพ์ได้อธิบายถึงการขยายไซต์โดยไซต์และวิธีการแก้ไขทีต้าโดยการปรับตำแหน่งหัวจับเส้นเล็งในสเต็ปเปอร์การพิมพ์หินอาจเป็นไปได้ว่าเทคโนโลยีนี้สามารถแก้ไขข้อผิดพลาดในการขยายได้ถึง +/- 400ppm และข้อผิดพลาด theta สูงถึง +/- 1.65mrad
ยังมีประเด็นอื่น ๆเส้นและช่องว่าง RDL ที่ละเอียดขึ้นจะลดซีดีสำหรับการเชื่อมต่อระหว่างกันหรือจุดแวะในเลเยอร์ดังนั้นในขั้นตอนนี้เครื่องมือพิมพ์หินจะต้องจัดรูปแบบช่องทางที่เล็กลงซึ่งนำเสนอความท้าทายบางอย่างของซีดี
เพื่อแก้ไขปัญหาเหล่านี้ Veeco และ Imec ได้นำเสนอบทความที่ ECTC เกี่ยวกับการผ่อนคลายซีดีของ vias และการสร้าง vias ที่ยืดออก“ การเปลี่ยนแปลงการออกแบบนี้ช่วยเพิ่มการกระจายความเข้มที่ภาพถ่ายทางอากาศของเวเฟอร์สำหรับทางอากาศได้อย่างมากซึ่งจะเพิ่มหน้าต่างกระบวนการที่มีประสิทธิภาพ” McCold ของ Veeco กล่าว
สำหรับสิ่งนี้นักวิจัยใช้สเต็ปเปอร์ของ Veeco กับเลนส์ที่รองรับรูรับแสงตัวเลข (NAs) 0.16 ถึง 0.22ระบบรองรับความยาวคลื่น i-line, gh-line หรือ ghi-lineสำหรับการศึกษานี้นักวิจัยใช้ i-line (365nm) และ 0.22 NA
แฟน ๆ เพิ่มเติม
อย่างไรก็ตามพัดลมออกกำลังได้รับไอน้ำAmkor, ASE, JCET, Nepes และ TSMC จำหน่ายแพ็กเกจ Fan-OutFan-out มีหลายรุ่นแต่ในทุกกรณี Fan-out ไม่จำเป็นต้องมีตัวคั่นที่ใช้ในเทคโนโลยี 2.5D / 3Dด้วยเหตุนี้ Fan-out จึงมีราคาไม่แพง
Fan-out แบ่งออกเป็นสองค่ายคือความหนาแน่นมาตรฐานและความหนาแน่นสูงกำหนดเป้าหมายสำหรับโทรศัพท์มือถือและผลิตภัณฑ์อื่น ๆ พัดลมเอาท์ความหนาแน่นมาตรฐานประกอบด้วย I / Os น้อยกว่า 500พัดลมเอาท์ความหนาแน่นสูงมีมากกว่า 500 I / Os
เทคโนโลยี Fan-out ดั้งเดิมเรียกว่าอาร์เรย์บอลกริดระดับเวเฟอร์แบบฝัง (eWLB)ASE, JCET และอื่น ๆ ขายแพ็คเกจ eWLB ความหนาแน่นมาตรฐานแม้ว่าตลาดนี้จะค่อนข้างนิ่ง
ในเอกสารที่ ECTC, JCET และ MediaTek กำลังต่อชีวิตใหม่ให้กับ eWLB โดยนำเสนอรายละเอียดเกี่ยวกับเทคโนโลยีที่เรียกว่า FOMIP (Fan-out MediaTek Innovation Package)โดยทั่วไป FOMIP ดูเหมือนจะเป็นแพ็คเกจ eWLB ระดับเสียงที่ละเอียดกว่าบนวัสดุพิมพ์FOMIP ครั้งแรกปรากฏตัวในปี 2018 แม้ว่าจะมีการพัฒนาเวอร์ชันถัดไป
เทคโนโลยีนี้เป็นไปตามขั้นตอนการระบายพัดลมแบบดั้งเดิมซึ่งเรียกว่ากระบวนการที่ใช้ชิปเป็นอันดับแรกนอกจากนี้ยังใช้กระบวนการพลิกชิป FOMIP ประกอบด้วยระยะพิทช์แผ่นแม่พิมพ์60μmและชั้น RDL 1 ชั้นที่มีเส้น5μmและช่องว่าง5μm
“ เป็นที่เชื่อกันว่าเทคโนโลยี FOMIP สามารถนำไปประยุกต์ใช้กับการออกแบบแผ่นแม่พิมพ์ที่ละเอียดกว่าด้วยโหนดซิลิกอนขั้นสูงได้เช่นแผ่นไดย์40μmที่มีการออกแบบ LW / LS 2μm / 2μm” Ming-Che Hsieh วิศวกรแอปพลิเคชันกล่าว ที่ JCET ในการนำเสนอที่ ECTCคนอื่น ๆ มีส่วนช่วยในการทำงาน
ในขณะเดียวกันผู้ขายยังคงพัฒนาแพ็กเกจพัดลมเอาท์ความหนาแน่นสูงใหม่ตัวอย่างเช่นที่ ECTC ASE ได้อธิบายรายละเอียดเพิ่มเติมเกี่ยวกับแพ็กเกจพัดลมเอาท์ไฮบริดรุ่นสุดท้ายของชิปแพคเกจนี้เรียกว่า Fan Out Chip on Substrate (FoCoS) สามารถรองรับดายคอมเพล็กซ์ได้ 8 ชิ้นโดยมีจำนวน I / O <4,000รองรับ 3 ชั้น RDL ที่มีเส้น 2µm / 2µm / ช่องว่าง
ASE นำเสนอ FoCoS ในกระบวนการชิปแรกแบบดั้งเดิมในขั้นตอนสุดท้ายของชิป RDL จะได้รับการพัฒนาก่อนตามด้วยขั้นตอนกระบวนการอื่น ๆทั้งชิปแรกและชิปสุดท้ายสามารถทำงานได้และใช้กับแอพต่างๆ“ Fan-out chip-last ช่วยเพิ่มผลผลิตและช่วยให้สามารถผลิต RDL แบบละเอียดได้ดังนั้นจึงสามารถใช้ I / O ได้มากขึ้นสำหรับแอปพลิเคชันระดับไฮเอนด์” Paul Yang ผู้ซึ่งทำงานในศูนย์วิจัยและพัฒนาของ ASE กล่าวในรายงานคนอื่น ๆ มีส่วนช่วยในการทำงาน
ASE ยังอธิบายถึงปัญหาการผลิตบางประการเกี่ยวกับการระบายเศษสุดท้ายและวิธีแก้ไขตามที่ระบุไว้การบิดงอของเวเฟอร์เป็นปัญหาและส่งผลกระทบต่อผลผลิตในบางกรณีความหนาและค่าสัมประสิทธิ์ของการขยายตัวทางความร้อน (CTE) ของตัวยึดกระจกเป็นหนึ่งในปัญหาที่ทำให้เกิดการบิดงอ
เพื่อให้ได้ข้อมูลเชิงลึกเกี่ยวกับการบิดงอของเวเฟอร์ ASE จึงใช้เทคโนโลยีมาตรวิทยาที่มีการวิเคราะห์องค์ประกอบ จำกัด สามมิติASE ใช้ความสัมพันธ์ของภาพดิจิทัล (DIC) ซึ่งเป็นเทคนิคการวัดแบบไม่สัมผัสที่ใช้กล้องหลายตัวDIC ประเมินการกระจัดและความเครียดบนพื้นผิวและทำแผนที่พิกัดการใช้การจำลองและ DIC ทำให้ ASE สามารถค้นหาช่วงความหนาของตัวยึดกระจกและ CTE ที่เหมาะสมเพื่อปรับปรุงการบิดงอ
ในขณะเดียวกันที่ ECTC SPIL ซึ่งเป็นส่วนหนึ่งของ ASE ได้นำเสนอบทความเกี่ยวกับเทคโนโลยี Fan-Out Embedded Bridge (FOEB) สำหรับชิปเล็ตใช้สำหรับแพ็คเกจหลายชิป FOEB มีราคาถูกกว่า 2.5D“ FOEB เป็นแพ็คเกจชิปเล็ตแบบบูรณาการที่สามารถรวมแม่พิมพ์ที่แตกต่างกันได้เช่น GPUs และ HBM หรืออุปกรณ์ที่รวมเป็นเนื้อเดียวกัน” C. Key Chung นักวิจัยจาก SPIL กล่าวในการนำเสนอที่ ECTC
สะพานเป็นซิลิกอนชิ้นเล็ก ๆ ที่เชื่อมต่อแม่พิมพ์หนึ่งเข้ากับอีกชิ้นหนึ่งในบรรจุภัณฑ์ตัวอย่างที่โดดเด่นที่สุดคือ Intel ซึ่งได้พัฒนาเทคโนโลยีซิลิกอนบริดจ์ที่เรียกว่า Embedded Multi-die Interconnect Bridge (EMIB)
ซึ่งแตกต่างจาก EMIB ซึ่งเป็นการเชื่อมต่อแบบตายตัวสะพานของ SPIL จะฝังอยู่ในเลเยอร์ RDL เพื่อเชื่อมต่อดายไม่ว่าสะพานจะอยู่ในตำแหน่งทางเลือกแทนแพ็กเกจ 2.5D โดยใช้ตัวคั่น
SPIL ได้พัฒนารถทดสอบสำหรับ FEOBรถคันนี้ผสานรวม ASIC die และ 4 high-bandwidth memory (HBM)ASIC อยู่ตรงกลางของบรรจุภัณฑ์โดยมี HBM สองตัวในแต่ละด้าน
สะพานสี่แห่งถูกฝังอยู่ในเลเยอร์ RDLโดยรวมแล้วมี RDL สามชั้นสองคือ10μm / 10μmสำหรับกำลังและกราวด์ในขณะที่หนึ่งคือ2μm / 2μmสำหรับชั้นสัญญาณ“ แพ็คเกจชิปเล็ตนี้ช่วยให้สามารถเชื่อมต่อระยะสั้นใกล้เสาหินระหว่างดายFOEB สามารถมีชั้น RDL หลายชั้นและสะพานซิลิกอนที่มีเส้น / ช่องว่างที่ละเอียดกว่ามากสำหรับการเชื่อมต่อระหว่างกัน” Chung กล่าว
พัดลมออกกำลังเคลื่อนที่ไปในทิศทางอื่นในรายงานของ ECTC Amkor ได้อธิบายถึงกระบวนการพัดลมออกครั้งแรกของ RDL ด้วยการเชื่อมระหว่างชิปกับเวเฟอร์จากนั้นในกระดาษอีกฉบับ A * STAR ได้อธิบายถึงเสาอากาศแบบ Fan-out ในแพ็คเกจสำหรับ 5G
ย้ายจาก 2.5D เป็น 3D
ในระดับไฮเอนด์อุตสาหกรรมมักใช้ 2.5Dใน 2.5D แม่พิมพ์จะเรียงซ้อนกันที่ด้านบนของตัวประสานซึ่งประกอบด้วย TSVinterposer ทำหน้าที่เป็นสะพานเชื่อมระหว่างชิปและบอร์ดซึ่งให้ I / Os และแบนด์วิดท์มากขึ้น
ในตัวอย่างหนึ่งผู้ขายสามารถรวม FPGA หรือ ASIC เข้ากับ HBMใน HBM ดาย DRAM จะเรียงซ้อนกันตัวอย่างเช่นเทคโนโลยี HBM2E ล่าสุดของ Samsung จะมี DRAM ขนาด 16 กิกะบิต 10 นาโนเมตรจำนวน 8 ตัวติดกันแม่พิมพ์เชื่อมต่อโดยใช้ 40,000 TSV ทำให้ความเร็วในการถ่ายโอนข้อมูล 3.2Gbps
2.5D ทำให้ตรรกะใกล้เคียงกับหน่วยความจำมากขึ้นทำให้แบนด์วิธในระบบมากขึ้น“ ตามเนื้อผ้าความสนใจ (สำหรับผู้ประสานงาน) อยู่ที่กราฟิกระดับไฮเอนด์” วอลเตอร์อึ้งรองประธานฝ่ายพัฒนาธุรกิจของ UMC กล่าว“ ตอนนี้เราเห็นความสนใจในโซลูชันระดับองค์กรที่มีประสิทธิภาพมากขึ้นนอกจากนี้เรายังเห็นความสนใจในพื้นที่ที่ไม่ใช่แบบดั้งเดิม”
แต่ 2.5D มีราคาแพงและลดลงไปสู่แอปพลิเคชันระดับไฮเอนด์เช่น AI ระบบเครือข่ายและเซิร์ฟเวอร์ดังนั้นอุตสาหกรรมกำลังมองหาโซลูชันที่นอกเหนือจาก 2.5Dพัดลมเอาท์ความหนาแน่นสูงเป็นทางเลือกหนึ่งมี I / Os น้อยกว่า 2.5D แม้ว่าจะปิดช่องว่าง
3D-ICs เป็นอีกทางเลือกหนึ่ง3D-IC เกี่ยวข้องกับสถาปัตยกรรมแบบ multi-die โดยใช้ตัวคั่นที่ใช้งานอยู่และ / หรือ TSVแนวคิดคือการซ้อนลอจิกบนหน่วยความจำหรือลอจิกบนลอจิกในแพ็คเกจ 3 มิติGlobalFoundries, Intel, Samsung, TSMC และ UMC กำลังพัฒนาเทคโนโลยี 3 มิติในรูปแบบต่างๆ
สถาปัตยกรรม 3 มิติสามารถรวมเข้ากับชิปเล็ตได้นี่คือที่ที่คุณผสมและจับคู่ดายหรือชิปเล็ตกับโหนดกระบวนการที่แตกต่างกันในแพ็คเกจ“ เราเพิ่งอยู่ในช่วงเริ่มต้นของแนวทางการใช้ชิปเล็ต” รามูเนะนากิเซ็ตตีผู้อำนวยการฝ่ายกระบวนการและการรวมผลิตภัณฑ์ของ Intel กล่าว“ ในอีกไม่กี่ปีข้างหน้าเราจะได้เห็นการใช้งานประเภท 2.5D และ 3D เพิ่มมากขึ้นเราจะเห็นมันขยายไปสู่การเรียงลอจิกและหน่วยความจำและการซ้อนตรรกะและตรรกะ”
ปัจจุบันอุตสาหกรรมกำลังพัฒนาหรือจัดส่งแพ็คเกจ 2.5D / 3D โดยใช้โครงร่างการเชื่อมต่อที่มีอยู่แม่พิมพ์จะเรียงซ้อนและเชื่อมต่อกันโดยใช้เทคโนโลยีการเชื่อมต่อระหว่างกันที่เรียกว่าไมโครบัมป์ทองแดงและเสาการกระแทกและเสาให้การเชื่อมต่อไฟฟ้าขนาดเล็กและรวดเร็วระหว่างอุปกรณ์ต่างๆ
ไมโครบัมป์ / เสาที่ทันสมัยที่สุดเป็นโครงสร้างขนาดเล็กที่มีระยะห่าง40μmด้วยการใช้อุปกรณ์ที่มีอยู่อุตสาหกรรมสามารถปรับขนาดระยะพิทช์กระแทกได้ที่หรือใกล้เคียง20μmจากนั้นอุตสาหกรรมต้องการเทคนิคใหม่คือการเชื่อมพันธะทองแดงแบบไฮบริด
ในการเชื่อมแบบไฮบริดทองแดงชิปหรือเวเฟอร์จะถูกผูกมัดโดยใช้พันธะอิเล็กทริกกับอิเล็กทริกตามด้วยการเชื่อมต่อระหว่างโลหะกับโลหะนี่เป็นกระบวนการที่ท้าทายข้อบกพร่องเป็นปัญหาที่ใหญ่ที่สุด
ขณะเดียวกัน TSMC กำลังทำงานกับเทคโนโลยีที่เรียกว่า System on Integrated Chip (SoIC)ด้วยการใช้พันธะไฮบริดเทคโนโลยี SoIC ของ TSMC ทำให้สถาปัตยกรรมเหมือน 3 มิติ“ ชิปแบบบูรณาการ SoIC ไม่เพียง แต่ดูเหมือน (SoC) เท่านั้น แต่ยังทำงานเหมือน SoC ในทุกๆด้านในแง่ของความสมบูรณ์ทางไฟฟ้าและเชิงกล” CH Tung นักวิจัยจาก TSMC กล่าว
ที่ ECTC TSMC ได้นำเสนอบทความเกี่ยวกับ SoIC เวอร์ชันความหนาแน่นสูงพิเศษเวอร์ชันนี้เปิดใช้งานการซ้อนชิปแบบหลายชั้นแบบ 3 มิติสร้างสิ่งที่ TSMC เรียกว่า Immersion-in-Memory Computing (ImMC)ในตัวอย่างหนึ่งของ ImMC อุปกรณ์อาจมีสามระดับแต่ละชั้นมีตรรกะและหน่วยความจำตายชั้นเชื่อมต่อโดยใช้พันธะไฮบริด
ในขณะเดียวกัน GlobalFoundries ยังทำงานเกี่ยวกับการเชื่อมเวเฟอร์แบบไฮบริดซึ่งช่วยให้สามารถใช้สถาปัตยกรรม 3 มิติที่ละเอียดได้ได้แสดงให้เห็นถึงการซ้อนตายแบบตัวต่อตัวด้วยระยะห่าง 5.xn - 76m-yyc“ สแต็คในอนาคตจะสังเกตเห็นระยะห่างที่ละเอียดกว่าที่น้อยกว่า2μmและการออกแบบพื้นผิวเทอร์มินัลที่แตกต่างกัน” Daniel Fisher วิศวกรบรรจุภัณฑ์หลักของ GlobalFoundries กล่าว
การกระทำทั้งหมดไม่ได้อยู่ในพันธะไฮบริดที่ ECTC Brewer Science ได้อธิบายถึงวัสดุยึดติดถาวรที่มีการดูดซับความชื้นต่ำและมีเสถียรภาพทางความร้อนสูงวัสดุนี้ใช้สำหรับการเชื่อมต่อเวเฟอร์ขั้นสูง
“ ในงานปัจจุบันมีการนำเสนอวัสดุยึดติดแบบถาวรชนิดใหม่สำหรับ MEMS วงจรรวม 3 มิติและการใช้งานบรรจุภัณฑ์ระดับเวเฟอร์” เสี่ยวหลิวนักเคมีวิจัยอาวุโสของ Brewer Science กล่าวในการนำเสนอ
ในการไหลของพันธะของ Brewer วัสดุจะถูกเคลือบสปินบนเวเฟอร์นำเวเฟอร์ไปอบเวเฟอร์พาหะแยกต่างหากวางอยู่บนเวเฟอร์และบ่มที่อุณหภูมิต่ำจากนั้นเวเฟอร์ทั้งสองจะถูกผูกมัด
บรรจุภัณฑ์เพิ่มเติม
ในขณะเดียวกัน Cerebras สตาร์ทอัพ AI เพิ่งเป็นหัวข้อข่าวเมื่อเปิดตัวเทคโนโลยีที่ใช้การรวมเวเฟอร์สเกลเป็นอุปกรณ์ระดับเวเฟอร์ที่มีทรานซิสเตอร์มากกว่า 1.2 ล้านล้านตัว
ที่ ECTC TSMC แสดงให้เห็นถึงแพ็คเกจการรวมระบบเวเฟอร์ที่ใช้เทคโนโลยีพัดลมเอาต์ที่เรียกว่า InFOเทคโนโลยีนี้เรียกว่า InFO_SoW (System-on-Wafer)“ InFO_SoW กำจัดการใช้วัสดุพิมพ์และ PCB โดยทำหน้าที่เป็นตัวขนส่งเอง” Shu-Rong Chun ผู้เขียนนำในบทความจาก TSMC กล่าว
ในขณะเดียวกัน MIT ได้อธิบายโมดูลหลายชิปตัวนำยิ่งยวดเวเฟอร์ขนาด 200 มม. (S-MCM)ใช้สำหรับการเชื่อมต่อระหว่างชิปตัวนำยิ่งยวดที่ใช้งานอยู่หลายตัวสำหรับระบบประมวลผลการแช่แข็งรุ่นต่อไป
สรุป
ไม่ใช่ทุกโซลูชันที่จะต้องใช้บรรจุภัณฑ์แบบเวเฟอร์แต่เห็นได้ชัดว่าลูกค้าเริ่มหันมามองบรรจุภัณฑ์ขั้นสูงมากขึ้น
มีนวัตกรรมด้านบรรจุภัณฑ์มากขึ้นกว่าเดิมความท้าทายคือการหาแพ็คเกจที่เหมาะสมในราคาที่ดีที่สุดข้อดีอย่างหนึ่งของการผลิตพื้นผิว IC คือราคายินดีต้อนรับติดต่อ Horexs สำหรับการผลิตบอร์ด PCB พื้นผิว IC (บทความมาจากอินเทอร์เน็ต)
