ฮอเร็กซ์ กรุ๊ป
June 30, 2022
ผู้อ่านที่คุ้นเคยกับ TSMC ควรรู้ว่าโรงหล่อยักษ์ใหญ่ได้รวมผลิตภัณฑ์บรรจุภัณฑ์ 2.5D และ 3D ไว้ในแบรนด์เดียว - "3D Fabric"ตามที่พวกเขาคาดหวัง ลูกค้าในอนาคตจะไล่ตามทั้งสองตัวเลือกเพื่อให้การรวมฟังก์ชันระดับระบบที่มีความหนาแน่นและแตกต่างกัน ตัวอย่างเช่น การประกอบแนวตั้ง 3 มิติ "ส่วนหน้า" รวมกับการรวม 2.5 มิติ "ส่วนหลัง"
ในทางเทคนิค การผสาน 2.5D ของ SoC กับสแต็ก HBM หน่วยความจำแบนด์วิดท์สูง "3D" เป็นผลิตภัณฑ์ที่รวมกันแล้วดังที่แสดงไว้ข้างต้น TSMC กำลังจินตนาการถึงการผสมผสานของโทโพโลยีที่สมบูรณ์ยิ่งขึ้นในอนาคต โดยรวม 3D SoIC กับ 2.5D CoWoS/InFO เป็นส่วนหนึ่งของการออกแบบระบบที่แตกต่างกันที่ซับซ้อนมาก
เช่นเดียวกับการสาธิตเทคโนโลยีกระบวนการในเวิร์กช็อป การอัปเดตเทคโนโลยีบรรจุภัณฑ์ทำได้ง่ายมาก ซึ่งแสดงให้เห็นถึงความสำเร็จของแผนงานและจำเป็นต้องดำเนินการต่อไปเท่านั้น มีบางพื้นที่ที่ระบุทิศทางใหม่ที่เราจะเน้นด้านล่าง
สิ่งที่ควรทราบเป็นพิเศษคือการลงทุนของ TSMC ในศูนย์รวมระบบขั้นสูงซึ่งจะสนับสนุนผลิตภัณฑ์ 3D Fabric ให้ความสามารถในการประกอบและทดสอบการผลิตอย่างเต็มรูปแบบจากข้อมูลของ TSMC โรงงานบรรจุภัณฑ์ขั้นสูง 3D Fabric แบบอัตโนมัติเต็มรูปแบบแห่งแรกของโลกในเมือง Zhunan คาดว่าจะเริ่มการผลิตได้ในช่วงครึ่งหลังของปีนี้
เหตุใดจึงมุ่งเน้นที่บรรจุภัณฑ์ขั้นสูง
ด้วยความเข้าใจที่สอดคล้องกันของทุกคน TSMC มีส่วนร่วมในธุรกิจโรงหล่อจริงๆแต่การเข้าสู่ศตวรรษใหม่ ไม่ว่าจะเป็น TSMC, Samsung หรือแม้แต่ Intel ล้วนแต่ใช้บรรจุภัณฑ์ขั้นสูงเป็นจุดสนใจหลักในการทำงานของบริษัทในผลลัพธ์
ตามที่รายงานโดย semiwiki กฎของมัวร์นั้นไม่คุ้มค่าใช้จ่ายสำหรับแอปพลิเคชันอื่นๆ อีกต่อไป โดยเฉพาะอย่างยิ่งสำหรับการรวมฟังก์ชันที่แตกต่างกัน เช่น โมดูลมัลติชิป (MCM) และระบบในแพ็คเกจ SiP เป็นต้น เทคโนโลยี "Moore than Moore" ได้กลายเป็น ทางเลือกอื่นในการรวมตรรกะและหน่วยความจำ อะนาล็อก MEMS ฯลฯ เข้ากับโซลูชัน (ระบบย่อย)อย่างไรก็ตาม วิธีการเหล่านี้ยังคงมีความเฉพาะเจาะจงกับลูกค้าเป็นอย่างมาก และต้องใช้เวลาในการพัฒนาและต้นทุนเป็นจำนวนมาก
เมื่อพิจารณาจากประวัติศาสตร์ของการพัฒนาชิปแล้ว แนวคิดของบรรจุภัณฑ์ขั้นสูงมีมานานหลายทศวรรษแล้วการประนีประนอมโดยการประกอบชิปที่แตกต่างกันและขั้นสูงในแพ็คเกจเป็นวิธีหนึ่งในการพัฒนาการออกแบบชิปขั้นสูงทุกวันนี้ แนวคิดนี้บางครั้งเรียกว่าการบูรณาการที่ต่างกันอย่างไรก็ตาม เนื่องจากเหตุผลด้านต้นทุน บรรจุภัณฑ์ขั้นสูงจึงถูกใช้เป็นหลักในการใช้งานระดับไฮเอนด์และเน้นเฉพาะกลุ่ม
แต่นั่นอาจมีการเปลี่ยนแปลงในไม่ช้าเนื่องจากการปรับขนาด IC เป็นวิธีดั้งเดิมในการพัฒนาการออกแบบ มันย่อหน้าที่ชิปต่างๆ ที่แต่ละโหนดและบรรจุลงในชิปแบบเสาหินอย่างไรก็ตาม การปรับสเกล IC นั้นแพงเกินไปสำหรับหลายๆ คน และประโยชน์ต่อโหนดก็ลดลง
ในขณะที่การปรับขนาดยังคงเป็นตัวเลือกสำหรับการออกแบบใหม่ อุตสาหกรรมกำลังมองหาทางเลือกอื่น ซึ่งรวมถึงบรรจุภัณฑ์ขั้นสูงสิ่งที่เปลี่ยนแปลงไปคืออุตสาหกรรมกำลังพัฒนาประเภทบรรจุภัณฑ์ขั้นสูงใหม่หรือขยายเทคโนโลยีที่มีอยู่
แรงจูงใจเบื้องหลังบรรจุภัณฑ์ขั้นสูงยังคงเหมือนเดิมแทนที่จะยัดฟังก์ชันทั้งหมดของชิปลงในชิปตัวเดียวกัน ให้แยกส่วนและรวมเข้าเป็นแพ็คเกจเดียวกล่าวกันว่าเป็นการลดต้นทุนและให้ผลตอบแทนที่ดีกว่าอีกเป้าหมายหนึ่งคือการทำให้ชิปอยู่ใกล้กันแพ็กขั้นสูงจำนวนมากทำให้หน่วยความจำอยู่ใกล้โปรเซสเซอร์มากขึ้น ทำให้เข้าถึงข้อมูลได้เร็วขึ้นโดยมีเวลาแฝงที่ต่ำกว่า
ฟังดูง่าย แต่นี่เป็นความท้าทายเล็กน้อยอีกทั้งไม่มีแพ็คเกจใดที่ตอบโจทย์ทุกความต้องการในความเป็นจริง ลูกค้าชิปต้องเผชิญกับทางเลือกที่หลากหลายในหมู่พวกเขา: Fan-Out (แม่พิมพ์แบบบูรณาการและส่วนประกอบในบรรจุภัณฑ์ระดับเวเฟอร์), 2.5D/3D (ชิปวางเคียงข้างกันหรือวางทับกันในแพ็คเกจ) และ 3D-IC: (หน่วยความจำซ้อนอยู่ด้านบน ของหน่วยความจำ การซ้อนบนตรรกะ หรือตรรกะการซ้อนเชิงตรรกะ) กลายเป็นสามตัวเลือกทั่วไป
นอกจากนี้ อุตสาหกรรมยังดำเนินตามแนวคิดที่เรียกว่า Chiplets ซึ่งรองรับเทคโนโลยี 2.5D/3Dแนวคิดคือคุณสามารถเลือกชิปโมดูลาร์หรือชิปเล็ตในไลบรารีได้จากนั้นจะรวมเข้ากับแพ็คเกจและเชื่อมต่อโดยใช้รูปแบบการเชื่อมต่อระหว่างกัน
ในด้าน TSMC เพื่อตอบสนองความต้องการของตลาดสำหรับโซลูชั่นบรรจุภัณฑ์แบบ multi-chip IC แบบใหม่ พวกเขากำลังทำงานร่วมกับพันธมิตร OIP เพื่อพัฒนาเทคโนโลยีบรรจุภัณฑ์ IC ขั้นสูงเพื่อมอบโซลูชั่นที่ประหยัดสำหรับการบูรณาการนอกเหนือจากกฎของมัวร์
ในปี 2555 TSMC ร่วมกับ Xilinx ได้เปิดตัว FPGA ที่ใหญ่ที่สุดในขณะนั้น ซึ่งประกอบด้วยชิป FPGA ขนาด 28 นาโนเมตรที่เหมือนกันสี่ตัวที่ติดตั้งเคียงข้างกันบนตัวคั่นระหว่างซิลิคอนพวกเขายังพัฒนา vias ผ่านซิลิคอน (TSVs), microbumps และ re-distribution-layers (RDLs) เพื่อเชื่อมต่อหน่วยการสร้างเหล่านี้จากการก่อสร้าง TSMC ได้ตั้งชื่อโซลูชั่นบรรจุภัณฑ์วงจรรวม CoWoS (Chip-on-Wafer-on-Substrate)เทคโนโลยีบรรจุภัณฑ์ที่ใช้บล็อกและเปิดใช้งาน EDA นี้ได้กลายเป็นมาตรฐานอุตสาหกรรมโดยพฤตินัยสำหรับการออกแบบประสิทธิภาพสูงและกำลังสูง
TSMC ประกาศเปิดตัวเทคโนโลยี InFO (Integrated FanOut technology) ในปี 2560 โดยใช้ฟิล์มโพลีเอไมด์เพื่อแทนที่ตัวคั่นซิลิกอนใน CoWoS ซึ่งจะช่วยลดต้นทุนต่อหน่วยและความสูงของแพ็คเกจ ซึ่งเป็นเกณฑ์สำคัญสำหรับความสำเร็จของแอปพลิเคชั่นมือถือTSMC ได้จัดส่งการออกแบบ InFO จำนวนมากสำหรับสมาร์ทโฟน
TSMC เปิดตัวเทคโนโลยี system-on-a-chip (SoIC) ในปี 2019 ด้วยอุปกรณ์ front-end (fab) TSMC สามารถจัดตำแหน่งได้อย่างแม่นยำมาก จากนั้นจึงออกแบบการบีบอัดโดยใช้แผ่นทองแดงระยะพิทช์แคบจำนวนมากเพื่อลดขนาดของฟอร์มแฟกเตอร์ การเชื่อมต่อระหว่างกัน ความจุและพลังงาน
เทคโนโลยีทั้งสองนี้ได้ค่อยๆ พัฒนาไปสู่ผ้า 3D ในปัจจุบัน
อัปเดตล่าสุดสำหรับปี 2022
ดังที่แสดงไว้ข้างต้น ตามแผนของ TSMC เทคโนโลยีบรรจุภัณฑ์ของพวกเขาในตอนนี้มีทั้งแบบ 2.5D และ 3Dมาดู 2.5D ของพวกเขากันตามรายงาน TSMC มีเทคโนโลยีบรรจุภัณฑ์ 2.5D สองประเภท - "chip-on-wafer-on-substrate" (CoWoS: chip-on-wafer-on-substrate) และ "integrated fanout" (InFO: integrated fanout) .(โปรดทราบว่าในรูปภาพด้านบน ผลิตภัณฑ์ InFO บางรายการจะแสดงเป็น "2D" โดย TSMC)
แนวทางสำคัญสำหรับทั้งสองเทคโนโลยีคือการขยายขนาดบรรจุภัณฑ์สูงสุดอย่างต่อเนื่องเพื่อรวมดายเพิ่มเติม (และสแต็ค HBM)ตัวอย่างเช่น การสร้างเลเยอร์ที่เชื่อมต่อถึงกันบนตัวคั่นระหว่างซิลิคอน (CoWoS-S) จำเป็นต้องมี "การเย็บ" การแสดงภาพหินหลายภาพ เป้าหมายคือเพื่อเพิ่มขนาดตัวคั่นด้วยขนาดเส้นเล็งสูงสุดหลายเท่า
เมื่อดูที่ CoWoS ก่อน TSMC CoWoS ได้รับการขยายเพื่อนำเสนอเทคโนโลยี interposer ที่แตกต่างกันสามแบบ (“wafers” ใน CoWoS) ตามรายงาน:
1. CoWoS-S: ตามข้อมูลของ TSMC ในโหมดบรรจุภัณฑ์นี้ มีการใช้ตัวคั่นซิลิกอน โดยอิงจากการพิมพ์หินซิลิกอนที่มีอยู่และการประมวลผลเลเยอร์การแจกจ่ายซ้ำ
▪️เริ่มการผลิตจำนวนมากตั้งแต่ปี 2555 จนถึงปัจจุบันมีผลิตภัณฑ์มากกว่า 100 รายการส่งมอบให้กับลูกค้ามากกว่า 20 ราย
▪️ Interposer รวมตัวเก็บประจุ "ร่องลึก" ในตัว
▪️ ขนาดเรติเคิลสูงสุด 3 เท่าในการพัฒนา – รองรับการกำหนดค่าการออกแบบด้วย SoC ขนาดใหญ่ 2 ตัวและหน่วยความจำ HBM3 8 สแต็ก และ eDTC1100 (1100nF/mm**2)
2. CoWoS-R: ในโหมดบรรจุภัณฑ์นี้ มีการใช้ตัวคั่นแบบอินทรีย์เพื่อลดต้นทุน
▪️ ชั้นการกระจายการเชื่อมต่อถึง 6 ชั้น, 2um/2um L/S
▪️ขนาดหน้ากาก 4x รองรับ SoC หนึ่งชุดและ HBM2 2 กองในแพ็คเกจ 55 มม. X 55 มม.กำลังพัฒนาขนาดมาสก์ 2.1X, 2 SoCs และ 2HBM2 ในแพ็คเกจ 85mmX85mm
3. CoWoS-L: ใช้ "สะพาน" ซิลิกอนขนาดเล็กที่สอดเข้าไปในตัวคั่นแบบอินทรีย์สำหรับการเชื่อมต่อระหว่างกันที่มีความหนาแน่นสูงระหว่างขอบดายที่อยู่ติดกัน (ระยะพิทช์ 0.4um/0.4um L/S)
▪️ขนาดเรติเคิล 2X รองรับ 2 SoC 2023 พร้อม 6 HBM2 stacks);
▪️ขนาดเรติเคิล 4X กำลังพัฒนาเพื่อรองรับ 12 HBM3 stacks (2024)
TSMC เน้นย้ำว่าพวกเขากำลังทำงานร่วมกับกลุ่มมาตรฐาน HBM ในการกำหนดค่าทางกายภาพที่จำเป็นสำหรับการเชื่อมต่อระหว่าง HBM3 สำหรับการใช้งาน CoWoS(สำหรับคำจำกัดความของสแต็ก มาตรฐาน HBM3 ดูเหมือนจะระบุสิ่งต่อไปนี้: ความจุ 4GB (4 8Gb dies) ถึง 64GB (16 32Gb dies); อินเทอร์เฟซการส่งสัญญาณ 1024 บิต; แบนด์วิดท์สูงสุด 819GBps) การกำหนดค่า CoWoS ที่กำลังจะมีขึ้นเหล่านี้มีหลายสแต็ค HBM3 จะให้ความจุหน่วยความจำขนาดใหญ่และแบนด์วิดธ์
นอกจากนี้ ในการคาดการณ์การใช้พลังงานที่สูงขึ้นในการออกแบบ CoWoS ที่จะเกิดขึ้น TSMC กำลังตรวจสอบโซลูชันการระบายความร้อนที่เหมาะสม ซึ่งรวมถึงวัสดุเชื่อมต่อในการระบายความร้อน (TIM) ที่ได้รับการปรับปรุงระหว่างชิปและแพ็คเกจ และการเปลี่ยนจากการระบายความร้อนด้วยอากาศเป็นการระบายความร้อนแบบแช่
หลังจากแนะนำ CoWoS เรามาดูเทคโนโลยีบรรจุภัณฑ์ InFO กัน
เป็นที่เข้าใจกันว่าเทคนิคการบรรจุหีบห่อนี้ห่อหุ้มแม่พิมพ์ไว้ใน "เวเฟอร์" ของอีพ็อกซี่หลังจากวางแนว (คว่ำหน้า) ลงบนตัวพาชั่วคราวเพิ่มเลเยอร์การเชื่อมต่อระหว่างกันซ้ำกับพื้นผิวเวเฟอร์ที่สร้างขึ้นใหม่จากนั้นการกระแทกของแพ็คเกจจะเชื่อมต่อโดยตรงกับเลเยอร์การแจกจ่ายซ้ำ
ตาม TSMC แพ็คเกจของบริษัทมีโทโพโลยีหลายอย่างของ InFO_PoP, InFO_oS และ InFO_B
ดังที่แสดงในรูปด้านล่าง InFO_PoP แสดงถึงการกำหนดค่าแพ็คเกจบนแพ็คเกจ โดยเน้นที่การรวมแพ็คเกจ DRAM กับชิปลอจิกพื้นฐานการกระแทกที่ส่วนบนของ DRAM ใช้ข้อมูล Vias (TIV) เพื่อเข้าถึงเลเยอร์การแจกจ่ายซ้ำ
TSMC กล่าวว่า InFO_PoP ส่วนใหญ่ใช้สำหรับแพลตฟอร์มมือถือ และตั้งแต่การสัมภาษณ์ในปี 2559 การจัดส่งชิปในแพ็คเกจนี้เกิน 1.2 พันล้านตาม TSMC ในโหมด InFO_PoP ปัจจุบัน แพ็คเกจ DRAM ของมันคือการออกแบบที่กำหนดเอง ดังนั้นจึงสามารถผลิตได้ที่ TSMC เท่านั้นด้วยเหตุนี้ TSMC กำลังพัฒนาโทโพโลยี InFO_B ทางเลือกที่เพิ่มแพ็คเกจ DRAM (LPDDR) ที่มีอยู่ด้านบน และอนุญาตให้ผู้ผลิตตามสัญญาภายนอกจัดหาแอสเซมบลี
InFO_oS (on-substrate) สามารถห่อหุ้มไดย์หลายอัน และเลเยอร์การแจกจ่ายซ้ำและไมโครบัมป์ของมันจะเชื่อมต่อกับซับสเตรตผ่าน TSV
ซึ่งเป็นเทคโนโลยีที่มีการผลิตมากว่า 5 ปี และเน้นที่ลูกค้า HPCจากรายละเอียดทางเทคนิค แพ็คเกจมี 5 ชั้น RDL บนซับสเตรตที่มี 2um/2um L/Sซึ่งช่วยให้วัสดุพิมพ์ได้ขนาดบรรจุภัณฑ์ที่ใหญ่ขึ้น ซึ่งปัจจุบันคือ 110 มม. X 110 มม.จากข้อมูลของ TSMC บริษัทจะวางแผนที่จะจัดหาขนาดที่ใหญ่ขึ้นในอนาคต - 130um C4 Bump pitch
สำหรับ InFO_M จะเป็นการแทนที่ InFO_oS ที่มีแม่พิมพ์หลายตัวและเลเยอร์การแจกจ่ายซ้ำโดยไม่มีวัสดุพิมพ์เพิ่มเติม + TSV (ความจุขนาดบรรจุภัณฑ์ < 500 มม.² และจะผลิตในครึ่งหลังของปี 2565)
หลังจากเปิดตัวบรรจุภัณฑ์ 2.5D ของ TSMC เราก็เข้าสู่โลกบรรจุภัณฑ์ 3D ของพวกเขาในหมู่พวกเขาคือเทคโนโลยีแพ็คเกจ 3 มิติที่เรียกว่า InFO-3D ซึ่งใช้ชิป microbumped ในแนวตั้งกับเลเยอร์การแจกจ่ายซ้ำและ TIV โดยเน้นที่แพลตฟอร์มมือถือ
ดังที่แสดงไว้ TSMC ยังมีแพ็คเกจโทโพโลยีสามมิติแบบไดสแต็กแนวตั้งที่ล้ำหน้ากว่าซึ่งรู้จักกันในชื่อ "ระบบบนชิปรวม" (SoICs)ใช้การประสานทองแดงโดยตรงระหว่างแม่พิมพ์เพื่อให้ได้ระดับเสียงที่ดีมาก
จากข้อมูลของ TSMC บริษัทมีผลิตภัณฑ์ SoIC สองผลิตภัณฑ์ ได้แก่ "wafer-on-wafer" (WOW) และ "chip-on-wafer" (COW)โทโพโลยี WOW รวมเอา SoC ที่ซับซ้อนบนเวเฟอร์ ให้โครงสร้างตัวเก็บประจุลึก (DTC) สำหรับดีคัปปลิ้งที่เหมาะสมที่สุดโทโพโลยี COW ทั่วไปจะสแต็ค SoC หลายตัว
เทคโนโลยีกระบวนการที่เหมาะสมสำหรับการประกอบ SoIC แสดงไว้ในตารางด้านล่าง
ตาม TSMC การสนับสนุนการออกแบบ 3DFabric ของบริษัทยังรวมถึง 3Dblox ด้วยดังที่แสดงในมุมขวาบนของภาพ 3D Fabric ด้านบน TSMC กำลังจินตนาการถึงการใช้งานการออกแบบระบบในแพ็คเกจที่ซับซ้อนซึ่งรวมเอาเทคโนโลยี 3D SoIC และ 2.5D
ดังที่กล่าวไว้ข้างต้น ขั้นตอนการออกแบบนี้ซับซ้อนมากและต้องใช้ขั้นตอนการวิเคราะห์ความร้อน เวลา และ SI/PI ขั้นสูง (ซึ่งสามารถจัดการกับปริมาณข้อมูลแบบจำลองได้)เพื่อสนับสนุนการพัฒนาการออกแบบระดับระบบเหล่านี้ TSMC ได้ร่วมมือกับซัพพลายเออร์ของ EDA ในโครงการริเริ่มการออกแบบหลักสามประการ:
วิธีแรกรวมถึงการใช้วิธีการแบบหยาบและละเอียดเพื่อการวิเคราะห์เชิงความร้อนที่ดีขึ้น
ประการที่สอง บริษัทยักษ์ใหญ่ TSMC และ EDA กำลังร่วมมือกันในการวิเคราะห์กำหนดเวลาคงที่ตามลำดับชั้นให้แม่พิมพ์ตัวเดียวแสดงด้วยแบบจำลองนามธรรมเพื่อลดความซับซ้อนของการวิเคราะห์ข้อมูลแบบหลายมุม
ในที่สุด TSMC และ EDA ยักษ์ก็ร่วมมือกับสาวโง่ ๆ พาร์ติชั่นการออกแบบส่วนหน้า2 เพื่อช่วยเร่งความเร็วแผนกการออกแบบส่วนหน้าของระบบที่ซับซ้อน TSMC ยังได้ใช้โปรแกรมที่เรียกว่า "3Dblox"
จากข้อมูลของ TSMC เป้าหมายของแผนของบริษัทคือการแบ่งระบบบรรจุภัณฑ์ทางกายภาพทั้งหมดออกเป็นส่วนประกอบแบบแยกส่วนแล้วรวมเข้าด้วยกันดังที่แสดง หมวดหมู่โมดูลของโปรแกรมได้แก่: การกระแทก/พันธะ, จุดแวะ, ตัวพิมพ์ใหญ่, ตัวคั่นระหว่างหน้า และดาย
ด้วยโปรแกรมนี้ โมดูลเหล่านี้จะถูกรวมเข้ากับเทคโนโลยีบรรจุภัณฑ์ SoIC, CoWoS หรือ InFO
สิ่งที่ควรทราบเป็นพิเศษคือ TSMC กำลังทำงานเพื่อให้การออกแบบ 3D Fabric ใช้เครื่องมือ EDA ได้หลากหลาย กล่าวคือ การใช้เครื่องมือของผู้จำหน่าย EDA หนึ่งตัวในการออกแบบทางกายภาพให้สมบูรณ์ และ (อาจ) ใช้ผลิตภัณฑ์ของผู้จำหน่าย EDA อื่นเพื่อรองรับการวิเคราะห์เวลา สัญญาณ การวิเคราะห์ความสมบูรณ์/ความสมบูรณ์ของกำลัง การวิเคราะห์เชิงความร้อน
ดูเหมือนว่า 3Dblox จะนำแนวคิดของ "โฟลว์การอ้างอิง" สำหรับ SoC ไปสู่ระดับถัดไป โดยที่ TSMC ขับเคลื่อนการทำงานร่วมกันระหว่างโมเดลข้อมูลของผู้จำหน่าย EDA และรูปแบบต่างๆความสามารถในการโฟลว์โดยรวมของ 3Dblox จะพร้อมใช้งานในไตรมาสที่ 3 ปี 2022 (ขั้นตอนเบื้องต้น—นั่นคือ การกำหนดเส้นทางอัตโนมัติของสัญญาณการแจกจ่ายซ้ำบน InFO— จะเป็นคุณสมบัติแรกที่จะเปิดตัว)
เห็นได้ชัดว่า เนื่องจากการเติบโตที่คาดหวังในการกำหนดค่า 2.5D และ 3D TSMC จึงลงทุนอย่างมากในการพัฒนาเทคโนโลยีบรรจุภัณฑ์ขั้นสูงและ (โดยเฉพาะ) โรงงานผลิตแห่งใหม่การเปลี่ยนจากสแต็กหน่วยความจำ HBM2/2e เป็น HBM3 จะก่อให้เกิดประโยชน์ด้านประสิทธิภาพอย่างมากต่อการออกแบบระบบโดยใช้เทคโนโลยี CoWoS 2.5ลูกค้าแพลตฟอร์มมือถือจะขยายความหลากหลายของการออกแบบมัลติชิปของ InFOการใช้การออกแบบ 3DFabric ที่ซับซ้อนซึ่งรวมเทคโนโลยี 3D และ 2.5D เข้าด้วยกันจะเพิ่มขึ้นอย่างไม่ต้องสงสัย โดยใช้ประโยชน์จากความพยายามของ TSMC ในการ "ปรับเปลี่ยนองค์ประกอบการออกแบบ" เพื่อเพิ่มความเร็วในการแบ่งพาร์ติชั่นระบบ และความพยายามที่จะเปิดใช้งานเครื่องมือ/โฟลว์ EDA ที่หลากหลาย.
ความรู้พื้นฐานด้านเทคโนโลยีบรรจุภัณฑ์
ตามคำจำกัดความของ TSMC เทคโนโลยีการวางซ้อนชิปส่วนหน้าเช่น CoW (ชิปบนเวเฟอร์) และ WoW (เวเฟอร์บนเวเฟอร์) ถูกเรียกรวมกันว่า "SoIC" นั่นคือระบบของชิปรวมเป้าหมายของเทคโนโลยีเหล่านี้คือการซ้อนชิปซิลิกอนเข้าด้วยกันโดยไม่ต้องใช้ "การกระแทก" ที่เห็นในตัวเลือกการรวมระบบแบ็คเอนด์ที่นี่การออกแบบ SoIC จริง ๆ แล้วสร้างอินเทอร์เฟซการยึดติดเพื่อให้สามารถวางซิลิกอนไว้บนซิลิกอนราวกับว่ามันเป็นซิลิกอนชิ้นเดียว
ตามการแนะนำอย่างเป็นทางการของ TSMC แพลตฟอร์มบริการ SoIC ของบริษัทนำเสนอเทคโนโลยี front-end 3D inter-chip stacking ที่เป็นนวัตกรรมใหม่สำหรับการรวมชิปขนาดเล็กที่แบ่งจาก system-on-chip (SoC)ชิปรวมสุดท้ายมีประสิทธิภาพเหนือกว่า SoC ดั้งเดิมในแง่ของประสิทธิภาพของระบบนอกจากนี้ยังให้ความยืดหยุ่นในการผสานรวมฟังก์ชันอื่นๆ ของระบบTSMC ตั้งข้อสังเกตว่าแพลตฟอร์มบริการ SoIC ตอบสนองความต้องการด้านการประมวลผล แบนด์วิธ และเวลาแฝงที่เพิ่มมากขึ้นเรื่อยๆ ในระบบคลาวด์ เครือข่าย และแอพพลิเคชั่นเอดจ์รองรับรูปแบบ CoW และ WoW ซึ่งให้ความยืดหยุ่นในการออกแบบที่ยอดเยี่ยมเมื่อผสมและจับคู่ฟังก์ชันชิป ขนาด และโหนดเทคโนโลยีที่แตกต่างกัน
โดยเฉพาะอย่างยิ่ง เทคโนโลยี SoIC ของ TSMC เป็นวิธีการที่ทรงพลังมากในการซ้อนแม่พิมพ์หลายตัวลงใน "หน่วยการสร้าง 3 มิติ" (หรือที่รู้จักว่า "ชิปเล็ต 3 มิติ")
ปัจจุบัน SoIC สามารถเชื่อมต่อถึงกันได้ประมาณ 10,000 ครั้งต่อพื้นที่ 1 ตารางมิลลิเมตรระหว่างชิปที่เรียงซ้อนกันในแนวตั้งแต่มุมมองนี้คือกำลังพัฒนางานเพื่อเชื่อมต่อถึงกัน 1 ล้านจุดต่อตารางมิลลิเมตรผู้ที่ชื่นชอบ 3D-IC กำลังมองหาวิธีการบรรจุภัณฑ์ IC ที่ช่วยให้สามารถเชื่อมต่อระหว่างกันได้ ลดปัจจัยรูปแบบเพิ่มเติม ขจัดข้อจำกัดแบนด์วิธ ลดความซับซ้อนในการจัดการความร้อนในไดสแต็ก และรวมระบบขนาดใหญ่ที่ขนานกันสูงเข้าไว้ด้วยกัน
จากข้อมูลของ TSMC ข้อดีอย่างหนึ่งของ SoIC คือประสิทธิภาพในการระบายความร้อนอย่างไรก็ตาม ข้อเสียของเทคโนโลยี SoIC เหล่านี้คือการออกแบบแบบเรียงซ้อนต้องได้รับการออกแบบร่วมกันทว่าเทคโนโลยี microbumping เช่น EMIB ทำงานในลักษณะที่สามารถเชื่อมต่อชิปหลายชุดเข้าด้วยกันในทางเทคนิคด้วยเทคโนโลยี SoIC เช่น COW และ WOWO การออกแบบได้รับการแก้ไขตั้งแต่เริ่มต้น
ถึงกระนั้น TSMC ก็กระตือรือร้นที่จะปรับปรุงความสามารถในการซ้อนชิป SoICตามการวางแผนของ TSMC นี่เป็นเทคโนโลยีหลักสำหรับการบูรณาการเชิงอนาคต ซึ่งนอกเหนือไปจากการใช้งาน interposer หรือ chip stacking ในอดีต เนื่องจากช่วยให้วางชิปซิลิกอนได้โดยไม่ต้องใช้ micro-bump แต่โดยตรง ชั้นโลหะของ ซิลิกอนถูกจัดเรียงและยึดติดกับชิปซิลิกอน
วิธีแก้ปัญหาง่ายๆ อีกวิธีหนึ่งในบรรจุภัณฑ์คือการเชื่อมต่อชิปซิลิกอนสองตัวในแพ็คเกจเดียวโดยปกติแล้ว จะทำโดยใช้แผ่นเวเฟอร์ซิลิกอนสองแผ่นเคียงข้างกัน โดยมีการเชื่อมต่อหลายจุดวิธีที่คุ้นเคยมากที่สุดคือวิธี interposer ซึ่งวางซิลิคอนชิ้นใหญ่ไว้ใต้ดายที่เชื่อมต่อทั้งหมด และเป็นวิธีการกำหนดเส้นทางที่เร็วกว่าเพียงแค่วางร่องรอยผ่านแพ็คเกจ PCB
ในทำนองเดียวกัน อีกวิธีหนึ่งคือการฝังตัวคั่นใน PCB เพียงเพื่อเชื่อมต่อแม่พิมพ์ตัวหนึ่งเข้ากับตัวอื่น (นี่คือสิ่งที่ Intel เรียกว่า Embedded Multi-Die Interconnect Bridge หรือ EMIB)
ประการที่สามคือการเรียงซ้อนแนวตั้งแบบได-ทู-ไดร์โดยตรง อย่างไรก็ตาม เนื่องจากการใช้ไมโครบัมป์ระหว่างซิลิกอนเวเฟอร์ทั้งสอง สิ่งนี้จึงแตกต่างจากการใช้งาน SoIC ที่กล่าวถึงข้างต้น - SoIC ใช้การประสานการใช้งานเกือบทั้งหมดในผลิตภัณฑ์ของ TSMC ในช่วงครึ่งหลังของปีนั้นอิงจาก microbumps เนื่องจากช่วยให้สามารถผสมและจับคู่สถานการณ์ระหว่างชิปต่างๆ ได้ดีขึ้นหลังจากที่ชิปแต่ละตัวถูกสร้างขึ้น แต่ไม่ได้รับความหนาแน่นที่ SoIC เสนอหรือข้อได้เปรียบด้านพลังงาน .
นั่นเป็นเหตุผลที่เรียกว่าการห่อหุ้มขั้นสูง "ส่วนหลัง"นี่คือวิธีการใช้งาน GPU ที่มีความสามารถ HBM
GPU ที่เปิดใช้งาน HBM จำนวนมากมี GPU die หนึ่งตัว, HBM dies หลายตัว ทั้งหมดวางอยู่บน interposerGPU และ HBM ผลิตขึ้นโดยบริษัทต่างๆ (และสามารถใช้ HBM ที่แตกต่างกันได้) และซิลิคอน interposers สามารถทำที่อื่นได้ตัวคั่นแบบซิลิกอนนี้สามารถเป็นแบบพาสซีฟ (ไม่มีตรรกะ เพียงแค่การกำหนดเส้นทางแบบตายตัว) หรือแบบแอ็คทีฟ และสามารถออกแบบสำหรับการเชื่อมต่อเครือข่ายที่ดีขึ้นระหว่างชิปหากต้องการ แม้ว่านี่หมายความว่าตัวคั่นระหว่างกำลังใช้พลังงาน
กลยุทธ์ interposer ที่เหมือน GPU ของ TSMC ถูกเรียกว่า CoWoS (chip-on-wafer-on-substrate) ในอดีตในฐานะที่เป็นส่วนหนึ่งของ 3DFabric ตอนนี้ CoWoS มีสามรูปแบบ แบ่งตามการใช้งาน:
มาตรฐานที่ทุกคนคุ้นเคยเรียกว่า CoWoS-S โดยที่ S ย่อมาจาก Silicon Interposerข้อจำกัดของ CoWoS-S คือขนาดของอินเตอร์โพเซอร์ การสิ้นสุดมักจะขึ้นอยู่กับกระบวนการผลิต 65nm หรือคล้ายกันเนื่องจากตัวประสานเป็นแผ่นเวเฟอร์ซิลิกอนแบบเสาหิน พวกเขาจึงต้องประดิษฐ์ขึ้นในทำนองเดียวกัน และเมื่อเราก้าวเข้าสู่ยุคชิปเล็ต ลูกค้าต้องการตัวคั่นกลางที่ใหญ่ขึ้นและใหญ่ขึ้น ซึ่งหมายความว่า TSMC จะต้องสามารถผลิตมันได้ (และให้ผลตอบแทนสูง)
ชิปแบบดั้งเดิมถูกจำกัดด้วยขนาดของเส้นเล็ง ซึ่งเป็นข้อจำกัดพื้นฐานภายในเครื่อง ขนาดของหนึ่งเลเยอร์ที่สามารถ "พิมพ์" ในอินสแตนซ์เดียวได้เพื่อเปิดใช้งานผลิตภัณฑ์ขนาดเรติเคิล TSMC ได้พัฒนาเทคโนโลยีอินเตอร์โพเซอร์ขนาดหลายเรติเคิลเพื่อทำให้ผลิตภัณฑ์เหล่านี้มีขนาดใหญ่ขึ้นตามแผนงานของ TSMC เราคาดว่าการใช้งาน CoWoS ในปี 2566 จะใหญ่กว่าเส้นเล็งประมาณสี่เท่า ทำให้มีซิลิกอนลอจิกเชิงรุกมากกว่า 3000 มม.2 ต่อผลิตภัณฑ์
แพ็คเกจ InFO ช่วยให้ชิป "กระจาย" เพื่อเพิ่มการเชื่อมต่อเพิ่มเติมนอกเหนือจากแผนผังพื้น SoC มาตรฐานซึ่งหมายความว่าแม้ว่าพื้นที่ลอจิกของชิปอาจมีขนาดเล็ก แต่ชิปก็มีขนาดใหญ่กว่าวงจรลอจิกเพื่อรองรับการเชื่อมต่อพินเอาท์ที่จำเป็นทั้งหมดTSMC ได้ให้บริการ InFO มาหลายปีแล้ว แต่ด้วยการสนับสนุนของ 3DFabric ทำให้ตอนนี้มี InFO ประเภทต่างๆ ที่เกี่ยวข้องกับการเชื่อมต่อในแพ็คเกจ
เทคโนโลยีบรรจุภัณฑ์ของ TMSC ยังสามารถรวมไว้ในผลิตภัณฑ์เดียวกันได้ด้วยการใช้บรรจุภัณฑ์ทั้ง front-end (SoIC) และ Back-end (InFO) สามารถสร้างหมวดหมู่ผลิตภัณฑ์ใหม่ได้บริษัทได้ทำแบบจำลองดังนี้:
ในทางกลับกัน TSMC จะเสนอทางเลือกบรรจุภัณฑ์ให้กับลูกค้าในอีกไม่กี่ปีข้างหน้าคู่แข่งหลักของพวกเขาในด้านนี้น่าจะเป็น Intel ซึ่งสามารถใช้เทคโนโลยี EMIB และ Foveros ของตนในผลิตภัณฑ์ปัจจุบันและผลิตภัณฑ์บางอย่างที่กำลังจะเปิดตัวTSMC จะได้รับประโยชน์จากการทำงานร่วมกับโครงการและลูกค้ามากขึ้น
